MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
參數(shù)資料
型號(hào)： MCF5272VF66J
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 88/544頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 16KB（4K x 32）
程序存儲(chǔ)器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
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Interrupt Controller
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
7-4
Freescale Semiconductor
7.2.2
Interrupt Control Registers (ICR1–ICR4)
ICR1–ICR4 are used to configure interrupts from various on- and off-chip sources. When read, the data is
the last value written to the register with the exception of the PI bits, which are transitory functions. These
registers can be accessed as 8-, 16-, or 32-bit registers. An 8- or 16-bit write leaves the remaining bits
intact. To avoid altering other IPL fields when resetting interrupts generated by INT[6:1], read the
required byte, word, or longword from the appropriate ICR, AND.B/W/L its value with a mask whose IPL
bits are all 1 and whose PI bits are 1 for those sources whose PI bit is to be reset and 0 for those sources
whose PI bit is to be left unchanged.
7.2.2.1
Interrupt Control Register 1 (ICR1)
ICR1, Figure 7-2, is used to configure interrupts from various on- and off-chip sources.
Table 7-3 describes ICR1 fields.
31
30
28
27
26
24
23
22
20
19
18
16
Field INT1PI
INT1IPL
INT2PI
INT2IPL
INT3PI
INT3IPL
INT4PI
INT4IPL
Reset
0000_0000_0000_0000
15
14
12
11
10
8
7
6
4
3
2
0
Field TMR0PI
TMR0IPL
TMR1PI
TMR1IPL
TMR2PI
TMR2IPL
TMR3PI
TMR3IPL
Reset
0000_0000_0000_0000
R/W
Addr
MBAR + 0x020
Figure 7-2. Interrupt Control Register 1 (ICR1)
Table 7-3. ICR Field Descriptions
Bits
Name
Description
31, 27,
23, 19,
15, 11, 7,
3
PI
Pending interrupt. Writing a 1 enables the value for the corresponding IPL field to be set. Note: for
external interrupts only, writing a one to this bit clears the corresponding interrupt latch. The external
interrupt must be toggled before another interrupt is latched. For all on-chip interrupt sources, this bit
is cleared when the interrupt is cleared in the module registers.
0 No interrupt pending
1 An interrupt is pending.
30–28,
26–24,
22–20,
18–16,
14-12,
10–8,
6–4, 2–0
IPL
Interrupt priority level. Specifies the IPL for the corresponding interrupt source. This field can be
changed only when a 1 is simultaneously written to the corresponding PI bit.
000 The corresponding INT source is inhibited and cannot generate interrupts. The state of the signal
can still be read in the ISR.
001–111The corresponding INT source is enabled and generates an interrupt with the indicated priority
level.
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