MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
參數(shù)資料
型號(hào)： MCF5272VF66J
廠商： Freescale Semiconductor
文件頁(yè)數(shù)： 93/544頁(yè)
文件大?。?/td> 0K
描述： IC MCU 32BIT 66MHZ 196-MAPBGA
標(biāo)準(zhǔn)包裝： 126
系列： MCF527x
核心處理器： Coldfire V2
芯體尺寸： 32-位
速度： 66MHz
連通性： EBI/EMI，以太網(wǎng)，I²C，SPI，UART/USART，USB
外圍設(shè)備： DMA，WDT
輸入/輸出數(shù)： 32
程序存儲(chǔ)器容量： 16KB（4K x 32）
程序存儲(chǔ)器類型： ROM
RAM 容量： 1K x 32
電壓 - 電源 (Vcc/Vdd)： 3 V ~ 3.6 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 196-LBGA
包裝： 托盤
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Interrupt Controller
MCF5272 ColdFire Integrated Microprocessor User’s Manual, Rev. 3
7-8
Freescale Semiconductor
7.2.5
Programmable Interrupt Wakeup Register (PIWR)
The programmable interrupt wakeup register (PIWR), Figure 7-8, is used to specify which interrupt
sources are capable of causing the CPU to wake up from low-power SLEEP or STOP modes when their
source is active. All sources are disabled on reset. Note that only the external interrupt pins INT[6:1] can
wake up the CPU from STOP mode.
If more than one interrupt source has the same interrupt priority level (IPL) programmed in the ICRs, the
interrupt controller daisy chains the interrupts with the priority order following the bit placement in the
PIWR, with INT1 having the highest priority and SWTO having the lowest priority as shown in Figure 7-8.
Table 7-6 describes PIWR fields.
31
30
29
28
27
26
25
24
Field
INT1
INT2
INT3
INT4
TMR0
TMR1
TMR2
TMR3
Reset
1111_1111
R/W
23
22
21
20
19
18
17
16
Field
UART1
UART2
PLI_P
PLI_A
USB0
USB1
USB2
USB3
Reset
1111_1111
R/W
15
14
13
12
11
10
9
8
Field
USB4
USB5
USB6
USB7
DMA
ERx
ETx
ENTC
Reset
1111_1111
R/W
76
5
4
3
0
Field
QSPI
INT5
INT6
SWTO
—
Reset
1111_0000
R/W
Address
MBAR+0x038
Figure 7-8. Programmable Interrupt Wakeup Register (PIWR)
Table 7-6. PIWR Field Descriptions
Bits
Field
Description
31–4
—
0 Interrupt cannot wake up the CPU when interrupt source is active.
1 Interrupt wakes up the CPU from low-power modes.
3–0
—
Reserved, should be cleared.
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