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參數(shù)資料
| 型號： | MNSC140CORE |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號處理 |
| 英文描述： | Quad Core 16-Bit Digital Signal Processor |
| 中文描述： | 四核16位數(shù)字信號處理器 |
| 文件頁數(shù)： | 49/88頁 |
| 文件大小： | 983K |
| 代理商： | MNSC140CORE |
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AC Timings
MSC8122 Technical Data, Rev. 13
Freescale Semiconductor
2-15
2.5.5.3 DMA Data Transfers
Table 2-16
describes the DMA signal timing.
The DREQ
signal is synchronized with
REFCLK
. To achieve fast response, a synchronized peripheral should assert
DREQ
according to the timings in
Table 2-16
.
Figure 2-7
shows synchronous peripheral interaction.
Table 2-16.
DMA Signals
No.
Characteristic
Ref = CLKIN
Ref = CLKOUT
(1.2 V only)
Units
Min
Max
Min
Max
37
38
39
40
41
DREQ set-up time before the 50% level of the falling edge of REFCLK
DREQ hold time after the 50% level of the falling edge of REFCLK
DONE set-up time before the 50% level of the rising edge of REFCLK
DONE hold time after the 50% level of the rising edge of REFCLK
DACK/DRACK/DONE delay after the 50% level of the REFCLK rising edge
5.0
0.5
5.0
0.5
0.5
—
—
—
—
7.5
5.0
0.5
5.0
0.5
0.5
—
—
—
—
8.4
ns
ns
ns
ns
ns
Figure 2-7.
DMA Signals
REFCLK
DREQ
DONE
DACK/DONE/DRACK
37
38
40
39
41
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MO1101A | 1.02 SINGLE DIGIT NUMERIC DISPLAY |
| MO1101C | 1.02 SINGLE DIGIT NUMERIC DISPLAY |
| MO1145C | Peripheral IC |
| MO1146C | Peripheral IC |
| XO1146C | Peripheral IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| MNSC140CORE/D | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Network Digital Signal Processor |
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