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參數(shù)資料
| 型號(hào)： | MNSC140CORE |
| 廠商： | 飛思卡爾半導(dǎo)體(中國(guó))有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Quad Core 16-Bit Digital Signal Processor |
| 中文描述： | 四核16位數(shù)字信號(hào)處理器 |
| 文件頁(yè)數(shù)： | 54/88頁(yè) |
| 文件大小： | 983K |
| 代理商： | MNSC140CORE |
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MSC8122 Technical Data, Rev. 13
2-20
Freescale Semiconductor
Specifications
2.5.7
TDM Timing
Table 2-20.
TDM Timing
No.
Characteristic
Expression
1.1 V Core
1.2 V Core
Units
Min
Max
Min
Max
300
301
302
303
304
305
TDMxRCLK/TDMxTCLK
TDMxRCLK/TDMxTCLK high pulse width
TDMxRCLK/TDMxTCLK low pulse width
TDM receive all input set-up time
TDM receive all input hold time
TDMxTCLK high to TDMxTDAT/TDMxRCLK output
active
2,3
TDMxTCLK high to TDMxTDAT/TDMxRCLK output
All output hold time
4
TDMxTCLK high to TDmXTDAT/TDMxRCLK output high
impedance
2,3
TDMxTCLK high to TDMXTSYN output valid
2
TDMxTSYN output hold time
4
1.
Values are based on a a maximum frequency of 62.5 MHz. The TDM interface supports any frequency below 62.5 MHz.
Devices operating at 300 MHz are limited to a maximum TDMxRCLK/TDMxTCLK frequency of 50 MHz.
2.
Values are based on 20 pF capacitive load.
3.
When configured as an output, TDMxRCLK acts as a second data link. See the
MSC8122 Reference Manual
for details.
4.
Values are based on 10 pF capacitive load.
TC
1
16
7
7
1.3
1.0
2.8
—
—
—
—
—
—
16
7
7
1.3
1.0
2.8
—
—
—
—
—
—
ns
ns
ns
ns
ns
ns
(0.5
±
0.1)
×
TC
(0.5
±
0.1)
×
TC
306
307
308
—
2.5
—
10.0
—
10.7
—
2.5
—
8.8
—
10.5
ns
ns
ns
309
310
Notes:
—
2.5
9.7
—
—
2.5
8.5
—
ns
ns
Figure 2-12.
TDM Inputs Signals
Figure 2-13.
TDM Output Signals
TDMxRCLK
TDMxRDAT
TDMxRSYN
300
301
302
303
303
304
304
TDMxTCLK
TDMxTDAT
TDMxRCLK
~
~
TDMxTSYN
305
306
308
307
300
301
302
310
309
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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