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參數(shù)資料
| 型號(hào)： | MNSC140CORE |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Quad Core 16-Bit Digital Signal Processor |
| 中文描述： | 四核16位數(shù)字信號(hào)處理器 |
| 文件頁數(shù)： | 53/88頁 |
| 文件大?。?/td> | 983K |
| 代理商： | MNSC140CORE |
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AC Timings
MSC8122 Technical Data, Rev. 13
Freescale Semiconductor
2-19
2.5.6.2 DSI Synchronous Mode
Table 2-18.
DSI Inputs in Synchronous Mode
No.
Characteristic
Expression
1.1 V Core
1.2 V Core
Units
Min
Max
Min
Max
120
121
122
123
124
125
126
127
HCLKIN cycle time
1,2
HCLKIN high pulse width
HCLKIN low pulse width
HA[11–29] inputs set-up time
HD[0–63] inputs set-up time
HCID[0–4] inputs set-up time
All other inputs set-up time
All inputs hold time
1.
Values are based on a frequency range of 18–100 MHz.
2.
Refer to
Table 2-6
for HCLKIN frequency limits.
HTC
10.0
4.0
4.0
1.2
0.6
1.3
1.2
1.5
55.6
33.3
33.3
—
—
—
—
—
10.0
4.0
4.0
1.2
0.4
1.3
1.2
1.5
55.6
33.3
33.3
—
—
—
—
—
ns
ns
ns
ns
ns
ns
ns
ns
(0.5
±
0.1)
×
HTC
(0.5
±
0.1)
×
HTC
—
—
—
—
—
Notes:
Table 2-19.
DSI Outputs in Synchronous Mode
No.
Characteristic
1.1 V Core
1.2 V Core
Units
Min
Max
Min
Max
128
129
130
131
132
133
134
135
HCLKIN high to HD[0–63] output active
HCLKIN high to HD[0–63] output valid
HD[0–63] output hold time
HCLKIN high to HD[0–63] output high impedance
HCLKIN high to HTA output active
HCLKIN high to HTA output valid
HTA output hold time
HCLKIN high to HTA high impedance
2.0
—
1.7
—
2.2
—
1.7
—
—
7.6
—
8.3
—
7.4
—
7.5
2.0
—
1.7
—
2.0
—
1.7
—
—
6.3
—
7.6
—
5.9
—
6.3
ns
ns
ns
ns
ns
ns
ns
ns
Figure 2-11.
DSI Synchronous Mode Signals Timing Diagram
HCLKIN
HA[11–29] input signals
All other input signals
HD[0–63] output signals
HTA output signal
~
~
HD[0–63] input signals
120
127
123
126
127
122
121
131
130
129
128
133
135
134
132
~
~
~
~
HCID[0–4] input signals
125
127
127
124
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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