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參數(shù)資料
| 型號： | MT90500AL |
| 廠商： | Mitel Networks Corporation |
| 英文描述： | Multi-Channel ATM AAL1 SAR |
| 中文描述： | 多通道自動柜員機AAL1特區(qū) |
| 文件頁數(shù)： | 127/159頁 |
| 文件大?。?/td> | 514K |
| 代理商： | MT90500AL |
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MT90500
127
Table 87 - Motorola Microprocessor Interface Timing - Write Cycle Parameters
Characteristic
Sym
Min
Typ
Max
Units
Test Conditions
Address Setup
- (R/W, AEM and
A[15:1] VALID) to (CS and DS asserted)
t
ADDS
0
ns
Address Hold
- (CS or DS de-asserted)
to (AEM, A[15:1] and R/W INVALID)
t
ADDH
0
ns
DTACK High
- (CS and DS asserted) to
DTACK driving one
t
DTK1
34
ns
1) ~ 2 MCLK cycles
2) C
L
= 50 pF
DTACK Delay
- (CS and DS asserted)
to DTACK asserted
t
DTKD
100
420
1000
ns
1) 6 MCLK < t
RDYD
< 60 MCLK
2) C
L
= 50 pF
DTACK Hold
- (CS or DS de-asserted)
to DTACK driving high
t
DTKH
5
15
ns
C
L
= 50 pF
DTACK High-Impedance
- (CS or DS
de-asserted) to DTACK high-impedance
t
DTKZ
6
20
ns
C
L
= 50 pF
Data Input Setup
- D[15:0] VALID to
(CS and DS asserted)
t
DS
0
ns
C
L
= 50 pF
Data Input Hold
- (CS or DS de-
asserted) to D[15:0] INVALID
t
DH
0
ns
C
L
= 50 pF
Note 1:
MCLK = 60 MHz (16.6 ns).
Note 2:
Both CS and DS must be asserted for a write cycle to occur. A write cycle is completed when either CS or DS is de-asserted.
Note 3:
There should be a minimum of 4 MCLK periods between CPU accesses, to allow the MT90500 to recognize the accesses as
separate.
V
TT
DS
V
TT
Figure 54 - Motorola CPU Interface Timing - Write Access
CS
DTACK
V
TT
A[15:1]
AEM
V
TT
ADDRESS VALID
t
ADDS
t
ADDH
V
TT
R/W
t
DS
D[15:0]
V
TT
DATA VALID
t
DH
t
ADDH
t
DTK1
t
DTKD
t
DTKH
t
DTKZ
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PDF描述 |
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參數(shù)描述 |
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| MT90502AG | 制造商:Rochester Electronics LLC 功能描述: 制造商:Zarlink Semiconductor Inc 功能描述: |
| MT90503 | 制造商:ZARLINK 制造商全稱:Zarlink Semiconductor Inc 功能描述:2048VC AAL1 SAR |
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