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參數(shù)資料
| 型號： | PCI1520-EP |
| 英文描述： | Military Enhanced Plastic PC Card Controllers Data Manual |
| 中文描述： | 軍事增強塑料PC卡控制器數(shù)據(jù)手冊 |
| 文件頁數(shù)： | 59/125頁 |
| 文件大?。?/td> | 716K |
| 代理商： | PCI1520-EP |
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4
–
6
4.9
Latency Timer Register
The latency timer register specifies the latency time for the PCI1520 in units of PCI clock cycles. When the PCI1520
is a PCI bus initiator and asserts FRAME, the latency timer begins counting from zero. If the latency timer expires
before the PCI1520 transaction has terminated, then the PCI1520 terminates the transaction when its GNT is
deasserted. This register is separate for each of the two PCI1520 functions. This allows platforms to prioritize use
of the PCI bus by the two PCI1520 functions.
Bit
7
6
5
4
3
2
1
0
Name
Latency timer
Type
RW
RW
RW
RW
RW
RW
RW
RW
Default
0
0
0
0
0
0
0
0
Register:
Offset:
Type:
Default:
Latency timer
0Dh
Read/Write
00h
4.10 Header Type Register
This register returns 82h when read, indicating that the PCI1520 function 0 and 1 configuration spaces adhere to the
CardBus bridge PCI header. The CardBus bridge PCI header ranges from PCI register 000h to 7Fh, and 80h to FFh
is user-definable extension registers.
Bit
7
6
5
4
3
2
1
0
Name
Header type
Type
R
R
R
R
R
R
R
R
Default
1
0
0
0
0
0
1
0
Register:
Offset:
Type:
Default:
Header type
0Eh (functions 0, 1)
Read/Write
82h
4.11 BIST Register
Because the PCI1520 does not support a built-in self-test (BIST), this register returns the value of 00h when read.
Bit
7
6
5
4
3
2
1
0
Name
BIST
Type
R
R
R
R
R
R
R
R
Default
0
0
0
0
0
0
0
0
Register:
Offset:
Type:
Default:
BIST
0Fh (functions 0, 1)
Read-only
00h
相關PDF資料 |
PDF描述 |
|---|---|
| PCI1620GHK | Controller Miscellaneous - Datasheet Reference |
| PCI1620PDV | Controller Miscellaneous - Datasheet Reference |
| PCI2050A | 32-Bit. 66MHz. 9-Master PCI-to-PCI Bridge |
| PCI2050GHK | BUS CONTROLLER |
| PCI2050PDV | BUS CONTROLLER |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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