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參數(shù)資料
| 型號(hào)： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 11/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description E1/T1/J1
Data Sheet
108
Rev. 1.2, 2006-01-26
3.6.2
Receive Equalization Network
The QuadFALC
TM automatically recovers the signals received on pins RL1 and RL2 in a range of up to -43 dB for
E1 or -36 dB for T1/J1. The maximum reachable length with a 22 AWG twisted pair cable is about 1500 m for E1
and about 2000 m (~6560 ft.) for T1. The integrated receive equalization network recovers signals with up to -
43 dB for E1 or -36 dB for T1/J1 of cable attenuation automatically. Noise filters eliminate the higher frequency
part of the received signals. The incoming data is peak-detected and sliced to produce the digital data stream. The
slicing level is software selectable in four steps (45%, 50%, 55%, 67%), see Table 142. For typical E1 applications,
a level of 50% is used. The received data is then forwarded to the clock & data recovery unit.
For non standard applications individual coefficients for the receive equalizer can be programmed into the RAM
of the QuadFALC
TM.
3.6.3
Receive Line Attenuation Indication
Status register RES reports the current receive line attenuation
For E1 in a range from 0 to -43 dB in 25 steps of approximately 1.7 dB each.
For T1/J1 in a range from 0 to -36 dB in 25 steps of approximately 1.4 dB each.
The least significant 5 bits of this register indicate the cable attenuation in dB. These 5 bits are only valid in
combination with the most significant two bits (RES.EV(1:0) = 01
B).
3.6.4
Receive Clock and Data Recovery
The analog received signal on pins RL1 and RL2 is equalized and then peak-detected to produce a digital signal.
The digital received signal on pins RDIP and RDIN is directly forwarded to the clock & data recovery. The DPLL
(digital PLL) of the receive clock & data recovery circuit extracts the route clock from the data stream received at
the RL1/2, RDIP/RDIN or ROID lines. The clock & data recovery circuit converts the data stream into a dual-rail,
unipolar bit stream. The clock and data recovery circuit uses an internally generated high frequency clock out of
the master clocking unit based on MCLK.
The intrinsic jitter generated in the absence of any input jitter is not more than 0.035 UI. In digital bipolar line
interface mode the clock and data recovery requires HDB3 coded signals with 50% duty cycle.
3.6.5
Receive Jitter Attenuator
The receive jitter attenuator is based on the DCO-R (digital clock oscillator, receive) in the receive path. Jitter
attenuation of the received data is done in the receive elastic buffer. The working clock is an internally generated
high frequency clock based on the clock provided on pin MCLK. The jitter attenuator meets the E1 requirements
of ITU-T I.431, G. 736 to 739, G.823 and ETSI TBR12/13 and the T1 requirements of AT&T PUB 62411,
PUB 43802, TR-TSY 009,TR-TSY 253, TR-TSY 499 and ITU-T I.431, G.703 and G. 824.
The internal PLL circuitry DCO-R generates a "jitter-free" output clock which is directly dependent on the phase
difference of the incoming clock and the jitter attenuated clock. The receive jitter attenuator can be synchronized
either on the extracted receive clock RCLK or on a 2.048 MHz/8 kHz or 1.544 MHz/8 kHz clock provided on pin
SYNC (8 kHz in master mode only). The jitter attenuated DCO-R output clock can be output on pin RCLK.
Optionally an 8 kHz clock is provided on pin SEC
FSC.
For jitter attenuation the received data is written into the receive elastic buffer with the recovered clock sourced by
the clock & data recovery and are read out with the de-jittered clock sourced by DCO-R.
If the receive elastic buffer is read out directly with the recovered receive clock, no jitter attenuation is performed.
If the receive elastic buffer is read out with the receive system clock SCLKR of the system interface, the receive
elastic buffer performs a clock adoption from the recovered receive clock to SCLKR.
The DCO-R circuitry attenuates the incoming jittered clock starting at its corner frequency with 20 dB per decade
fall-off. Wander with a jitter frequency below the corner frequency is passed unattenuated. The intrinsic jitter in the
absence of any input jitter is < 0.02 UI.
The corner frequency of the DCO-R can be configured in a wide range, see Table 15 and Figure 27. The jitter
attenuator PLL in the transmit path, the DCO-X, is equivalent to the DCO-R so that the principle for its configuration
is the same.
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PDF描述 |
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