參數(shù)資料
型號(hào)： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁(yè)數(shù)： 136/700頁(yè)
文件大?。?/td> 25742K
代理商： PEF22554HT
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QuadFALCTM
PEF 22554 E
Register Description
Data Sheet
220
Rev. 1.2, 2006-01-26
6
Register Description
Due to the different device function is E1 and T1/J1 mode, several registers and register bits have dedicated
functions according to the selected operation mode.
To maintain easy readability this chapter is divided into separate E1 and T1/J1 sections. Please choose the correct
description according to your application (E1 or T1/J1).
Further this chapters are divided into separate control register and status register sections. The transmit parts of
the FIFOs of the three HDLC controller are included in the control register part (XFIFO(1:3)), whereas the receive
part are included in the status register part (RFIFO(1:3)), see for example XFIFO1L_T and RFIFO1L_T for the
lower bytes and for T1/J1 mode.
After reset any new functions against the QuadFALCTM V2.1 are not valid. Any new function to be used must be
enabled explicitly.
If GPC6.COMP_DIS = 0B, the behavior is the same as for QuadFALC
TM V2.1. and full software compatibility is
realized.
The higher address part of all global registers is 00H, that of the port (channel) specific ones include the channel
number 0 to 3 and is marked in the following tables with xxH. So xxH has the values 00H up to 03H.
If compatibility mode is selected, the version status register VSTR shows the same value as in QuadFALC V2.1
while the JTAG boundary scan ID is not affected by the compatibility mode selection. See Figure 98 and
The usage of register bits for configuration of the clock system (see Chapter 3.6 and Chapter 3.7) which depends
on GPC6.COMP_DIS is shown in Table 65.
Note: “RES” in the register descriptions means reserved, not reset. If these bits are written the value must be 0B
for proper operation.
Note: In all bit fields used in the register schematics and also in the table desrciptions the most significant bit is the
left one and the least significant bit is the right one. Sometimes in the text a bit field with the name
“bitfieldname” is denoted as <bitfieldname>(MSB:LSB). For example: In register MODE_E the bit fiield MDS
constists on MDS(1:0).
Table 65
Register Usage Depending on GPC6.COMP_DIS
Functionality
Used Register Bits for
GPC6.COMP_DIS = 0B
Used Register Bits for
GPC6.COMP_DIS = 1B
RCLK source selection
GPC1.R1S
---
GPC(2:6).R(1:8)S
SEC/FSC source selection
GPC1.FSS
---
GPC2.FSS
Transmit clock frequency
selection
CMR1.STF
---
CMR6.STF
Receive reference clock
selection
CMR1.DRSS
---
CMR5.DRSS
Receive clock frequency
selection
CMR1.RS
---
CMR4.RS
相關(guān)PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554H-TV2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
PEF22554HTV3.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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