參數(shù)資料
型號(hào)： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁(yè)數(shù)： 45/700頁(yè)
文件大?。?/td> 25742K
代理商： PEF22554HT
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Data Sheet
139
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1
Figure 47
2.048 MHz Transmit Signaling Highway (E1)
Note that FAS/NFAS is taken either from XDI or from XSIG. Normally it is taken from the XDI input. If serial CAS
is used by configuring of RSIG and XSIG at the multifunction ports it is taken from XSIG.
The device can not determine between FAS and NFAS automatically. Either the S
a-bits, Si-bits and the alarm are
present with every frame or in case the S
i -bits of each frame need to have different defined contencies, the XMFB
signal needs to be taken into account or the XMFS instead of the SYPX needs to be used for TX frame/multiframe
synchronization input.
Optionally also the DLX marker can be used to mark the S
a-bit sampling positions on XDI or XSIG.. In any case
the TSWM register needs to be configured for the desired transparent mode to prevent the framer from inserting
these bit positions from the corresoponding registers.
4.3.5.3
Parallel Receive CAS (E1)
Received CAS information is stored in registers RS(16:1) (RS1_E) aligned to the CAS multiframe boundary. So
the CAS information is accessible by the micro controller over the asynchronous, the SPI or the SCI interface.
The signaling procedure is done as it is described in ITU-T G.704 and G.732. The main functions are:
Synchronization to a CAS multiframe
Detection of AIS and remote alarm in CAS multiframes
Separation of CAS service bits X1 to X3
Storing of received signaling data in registers RS(16:1) with last look capability
Updating of the received signaling information is controlled by the freeze signaling status. The freeze signaling
status is automatically activated if a loss-of-signal (FRS0.LOS = 1), or a loss of CAS multiframe alignment
(FRS1.TSL16LFA = 1) or a receive slip occurs. The current freeze status is output on port FREEZE (RPA, RPB
or RPC) and indicated by register SIS.SFS. Optionally automatic freeze signaling can be disabled by setting bit
SIC3.DAF. If SIS.SFS is active, updating of the registers RS(16:1) is disabled.
To relieve the micro controller load from always reading the complete RS(16:1) buffer every 2 ms the
QuadFALC
TM notifies the micro controller through interrupt ISR0.CASC only when signaling changes from one
multiframe to the next. Additionally the QuadFALC
TM generates a receive signaling data change pointer
(RSP(1:2)) which directly points to the updated RS(16:1) register.
Because the CAS controller is working on the system interface (pcm highway) side of the receive buffer, slips
disturb the CAS data.
F0132
A B C D
4 5 6 7
0 1 2 3 4 5 6 7
TS31
TS0
TS1
0 0 0 0 X Y X X
0 1 2 3 4 5 6 7
TS16
A B C D
0 1 2 3 4 5 6 7
TS31
XSIG
XDI
SCLKX
FAS/NFAS
SYPX
T
125 s
T
= Time slot offset (XC0, XC1)
FAS
= Frame alignment signal, is taken from XSIG, not from XDI
NFAS
= TS0 not containing FAS
ABCD
= Signaling bits for time slots 1...15 and 17...31 of CAS multiframe
0000XYXX
= CAS multiframe alignment signal, has to be provided in TS16
相關(guān)PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
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參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
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