參數(shù)資料
型號： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁數(shù)： 689/700頁
文件大?。?/td> 25742K
代理商： PEF22554HT
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Data Sheet
89
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1/T1/J1
In Intel mode read access READY will be set to low by the QuadFALC
TM after the data output is stable at the
QuadFALC
TM. After the rising edge of RD (which is driven by the micro controller), READY is low for a “hold time”,
before it will be set to high by the QuadFALC
TM.
In the Intel mode write access READY will be set to low by the QuadFALC
TM after the falling edge of WR (which
is driven by the micro controller). After WR is high and data are written successfully into the registers of the
QuadFALC
TM, READY will be set to high by the QuadFALCTM.
The general timing diagrams are shown in Figure 104 to Figure 109.
All accesses to the registers can be done as byte or word accesses if enabled. If 16-bit bus width is selected,
access to lower/upper part of the data bus is determined by address line A0 and signal BHE / BLE as shown in
Table 6 shows how the ALE (Address Latch Enable) line is used to control the bus structure and interface type.
The switching of ALE allows the QuadFALC
TM to be directly connected to a multiplexed address/data bus.
3.4.1.1
Mixed Byte/Word Access to the FIFOs
Reading from or writing to the internal FIFOs (RFIFO and XFIFO, for example RFIFO1L_E and XFIFO1L_E for
HDLC channel 1) can be done using a 8-bit (byte) or 16-bit (word) access depending on the selected bus interface
mode. Randomly mixed byte/word access to the FIFOs is allowed without any restrictions.
The assignment of registers with even/odd addresses to the data lines in case of 16-bit register access depends
on the selected asynchronous microprocessor interface mode:
Table 4
Data Bus Access (16-Bit Intel Mode)
BHE
A0
Register Access
QuadFALC
TM Data Pins Used
0
FIFO word access Register word access (even
addresses)
D(15:0)
0
1
Register byte access (odd addresses)
D(15:8)
1
0
Register byte access (even addresses)
D(7:0)
1
No transfer performed
None
Table 5
Data Bus Access (16-Bit Motorola Mode)
BLE
A0
Register Access
QuadFALC
TM Data Pins Used
0
FIFO word access
Register word access (even addresses)
D(15:0)
0
1
Register byte access (odd addresses)
D(7:0)
1
0
Register byte access (even addresses)
D(15:8)
1
No transfer performed
None
Table 6
Selectable Asynchronous Bus and Microprocessor Interface Configuration
ALE
IM1, IM Asynchronous Microprocessor Interface Mode Bus Structure
Constant
level
01
Motorola
De-multiplexed
00
Intel
De-multiplexed
Switching
00
Intel
Multiplexed
相關(guān)PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554H-TV2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
PEF22554HTV3.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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