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參數(shù)資料
| 型號(hào)： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 43/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554HT |
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Data Sheet
137
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Functional Description E1
Using CMDR.XREP = 1, the contents of XFIFO can be sent continuously. Clearing of CMDR.XREP stops the
automatic repetition of transmission. This function is also available for HDLC frames, so no flag generation, CRC
byte generation and bit stuffing is necessary. Example: After an MSU has been sent repetitively and XREP has
been cleared, FISUs are sent automatically.
Whether a repetitive transmission is currently ongoing can be monitored in SIS.XREP. During a repetitive
transmission a write operation to CMDR with CMDR.XREP = 1
B will not interrupt the repetitive transmission.
4.3.3
S
a-Bit Access in Receive Direction (E1)
The QuadFALC
TM supports the S
a-bit signaling of time slot 0 of every other frame as follows:
The access through register RSW
The access through registers RSA(8:4), capable of storing the information for a complete multiframe
The access through the up to 128 byte (user) deep receive FIFO of the signaling controller of HDLC channel
1. This S
a-bit access gives the opportunity to receive a transparent bit stream as well as HDLC frames where
the signaling controller automatically processes the HDLC protocol. Any combination of S
a-bits which shall be
extracted and stored in the RFIFO is selected by XC0.SA(8:4). The access to the RFIFO is supported by
ISR0.RME/RPF.
4.3.4
S
a-Bit Access in Transmit Direction (E1)
The QuadFALC
TM supports the S
a-bit signaling of time slot 0 of every other frame as follows:
The access through register XSW
The access through registers XSA(8:4), capable of storing the information for a complete multiframe
The access through the up to 128 byte (user) deep XFIFO of the signaling controller (HDLC channel 1 only)
This S
a-bit access gives the opportunity to transparent a bit stream as well as HDLC frames where the signaling
controller automatically processes the HDLC protocol. Any combination of S
a-bits which shall be inserted in the
outgoing data stream can be selected by XC0.SA(8:4).
4.3.5
Channel Associated Signaling CAS (E1)
The channel associated signaling (CAS) information is carried on the line in time slot 16 (TS16). CAS operation
mode of the QuadFALC
TM is enabled in E1 mode by setting of register bit XSP.CASEN. Two basic modes can be
select for receive and transmit direction independent from another:.
Serial CAS: If RSIG is configured on one of the receive multifunction ports RPA, RPB or RPC (see
Chapter 3.8), the received CAS information is given out on RSIG automatically, see Chapter 4.3.5.1. The
CAS information is also stored in registers RS(16:1) aligned to the CAS multiframe boundary. If XSIG is
configured on one of the multifunction ports XPA or XPB, the transmitted CAS information is taken from XSIG
automatically and the information in the registers XS(16:1) is ignored, see Chapter 4.3.5.2
Parallel CAS: If RSIG is not configured on one of the multifunction ports RPA, RPB or RPC, the received CAS
information is stored in registers RS(16:1) aligned to the CAS multiframe boundary, see Chapter 4.3.5.3. If
XSIG is not configured on one of the multifunction ports XPA or XPB, the transmitted CAS information is taken
from the registers XS(16:1), see Chapter 4.3.5.4.
4.3.5.1
Serial Receive CAS (E1)
The complete received CAS multiframe is output on pin RSIG. The signaling data is clocked with the working clock
of the receive highway (SCLKR) together with the receive synchronization pulse (SYPR), see Chapter 4.6. Data
Table 35
FISU Transmission
CCR5.AFX
CMDR2.XFISUI
Kind of FISU transmission
0
No transmission
1
x
Continuous
01
Only one
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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