參數(shù)資料
型號(hào)： PEF22554HT
廠商： INFINEON TECHNOLOGIES AG
元件分類： 數(shù)字傳輸電路
英文描述： DATACOM, FRAMER, PQFP144
封裝： GREEN, PLASTIC, LBGA-160
文件頁(yè)數(shù)： 653/700頁(yè)
文件大?。?/td> 25742K
代理商： PEF22554HT
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Data Sheet
687
Rev. 1.2, 2006-01-26
QuadFALC
TM
PEF 22554 E
Signaling Controller Operating Modes
Figure 130 HDLC Transmit Data Flow
Transmitting a HDLC frame via register CMDR.XTF (or CMDR2.XTF2/CMDR3.XTF3 for channel 2/3), the
address, the control fields and the data field have to be entered in the XFIFO (XFIFO2, XFIFO3).
If CCR2.XCRC (or CCR3.XCRC2/CCR4.XCRC3 for channel 2/3) is set, the CRC checksum will not be generated
internally. The checksum has to be provided via the transmit FIFO (XFIFO, XFIFO2, XFIFO3) as the last two bytes.
The transmitted frame is closed automatically with a closing flag only.
The QuadFALC
TM does not check whether the length of the frame, i.e. the number of bytes to be transmitted
makes sense or not.
12.2
Extended Transparent Mode
Characteristics: fully transparent
In no HDLC mode, fully transparent data transmission/reception without HDLC framing is performed, i.e. without
flag generation/recognition, CRC generation/check, or bit stuffing. This feature can be profitably used e.g. for:
Specific protocol variations
Transmission of a BOM frame (channel 1 only)
Test purposes
Data transmission is always performed out of the XFIFO (XFIFO2, XFIFO3). In transparent mode, the receive data
is shifted into the RFIFO (RFIFO2, RFIFO3).
Note: If a 1-byte frame is sent in extended transparent mode, in addition to interrupt ISR1.XPR (transmit pool
ready) the interrupt ISR1.XDU (transmit buffer underrun) is set and XFIFO is blocked.
12.3
Signaling Controller Functions
12.3.1
Transparent Transmission and Reception
When programmed in the extended transparent mode via the MODE registers (MODE.MDS(2:0) = 111
B,
MODE2.MDS2(2:0) = 111
B, MODE3.MDS3(2:0) = 111B), the QuadFALC
TM performs fully transparent data
transmission and reception without HDLC framing, i.e. without
Flag insertion and deletion
CRC generation and checking
Bit stuffing
In order to enable fully transparent data transfer, bit MODE.HRAC (MODE2.HRAC2, MODE3.HRAC3) has to be
set.
Received data is always shifted into RFIFO (RFIFO2, RFIFO3).
Data transmission is always performed out of XFIFO (XFIFO2, XFIFO3) by shifting the contents of XFIFO into the
outgoing data stream directly. Transmission is initiated by setting CMDR.XTF (04
H). A synchronization byte FFH
is sent automatically before the first byte of the XFIFO is transmitted.
CONTROL
(XHF)
Frame
HDLC
Transmit
ADDRESS
FLAG
XFIFO
ADDR
CTRL
FLAG
DATA
Ι
CHECKRAM
ITD06456
CRC
相關(guān)PDF資料
PDF描述
PES12-42S-N0024
PESD3V3V4UK,132 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE
PF38F3050L0YUQ3A SPECIALTY MEMORY CIRCUIT, PBGA88
PFC04108.2UHKT 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR
PFC04101.8UHKT 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PEF22554HT V2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HTV2.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
PEF22554H-TV2.1 制造商:Infineon Technologies AG 功能描述:
PEF22554HT-V2.1 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1
PEF22554HTV3.1 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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