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參數(shù)資料
| 型號(hào)： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 688/700頁 |
| 文件大?。?/td> | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description E1/T1/J1
Data Sheet
88
Rev. 1.2, 2006-01-26
3.3
Block Diagram
Figure 9 shows the block diagram of the QuadFALC
TM.
Figure 9
Block Diagram
3.4
Functional Blocks
The communication between the external micro controller and the QuadFALC
TM is done using a set of directly
accessible registers. The external micro controller transfers data to and from the QuadFALC
TM, sets the operating
modes, controls function sequences, and gets status information by writing or reading control and status registers.
The four possible micro controller interface modes - two asynchronous modes (Intel, Motorola) and two serial
interface modes (SPI bus or SCI bus) - are selected by using the interface mode selection pins IM1 and IM. This
selection is valid immediately after reset becomes inactive.
After changing of the interface mode by IM1 and IM, a hardware reset must be applied.
3.4.1
Asynchronous Micro Controller Interface (Intel or Motorola mode)
The asychronous micro controller interface is selected if IM1 and IM are strapped to 00
B (Intel mode) or 01B
(Motorola mode).
Compared to the QuadFALC,an additional handshake signal (data acknowledge DTACK for Motorola- and
READY for Intel-mode) is provided if READY_EN is set to 1
B, indicating a successful read or write cycle. By using
DTACK or READY respectively no counter is necessary in the micro controller to finish the access, see also timing
diagrams Figure 104 ff.
If activated, READY/ DTACK is an open Drain (oD) output and will be only driven to low if CS is low. Therefore the
READY/ DTACK signals of two or more QuadFALC
TM V3.1 can be connect together, using a common external
pull-up resistor (wired or).
The generation of READY is asynchronous:
Long+Short
Haul Receive
LineInterface
Long+Short
Haul Transmit
LineInterface
Clock & Data
Recovery
Loc
al
L
oop
R
em
ot
e
Loo
p+
J
AT
T
ReceiveFramer
LineDecoder
Alarm Detector
PRBSMonitor
Perform. Monitor
Transmit Framer
LineEncoder
Alarm Gener.
PRBSGener.
Signaling
Controller
CAS-CC
CAS-BR
Receive
Elastic Buffer
Transmit
Elastic Buffer
Transmit
Jitter Attunator
Receive
Jitter Attunator
Pa
yl
oa
dL
oo
p
MUX
Receive
System
Interface
Transmit
System
Interface
HDLC/SS7
BOM
Controller
SCLKX(1:4)
TCLK
RCLK
XDI(1:4)
XPA(1:4)
XPB(1:4)
RPA(1:4)
RPB(1:4)
RPC(1:4)
RDO(1:4)
SCLKR(1:4)
XL1/XDOP/XOID(1:4)
XL2/XDON/XFM(1:4
RL1/RDIP/ROID(1:4)
RL2/RDIN/RCLK(1:4)
Boundary Scan
JTAG 1143
Asynchronous Micro
Controller Interface
SPI Interface
SCI Interface
Master Clocking
Unit
MCLK SYNC SEC/
FSC
TDI,TMS,TCK,TRS,TDO
D(15:0)
A(9:0)
CS/CS1
WR/RW
RD/DS
BHE/BLE
ALE
DBW
RES
INT
IM, IM1
MUX
RCLK(1:4)
READY_EN
READY/DTACK
RPD(1:4)
XPD(1:4)
XPC(1:4)
Voltage
Regulator
VSEL
AnalogSwitch
RLAS2(1:4)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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