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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 82/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
Data Sheet
172
Rev. 1.2, 2006-01-26
Write B2
B into REGFP
Write 33
H into REGFP
Write 00
B‘ into REGFD
Write B3
B into REGFP
Note that these wander configuration is reset by a receive reset (CMDR_T.RRES = 1)
Using this programming and 6 Hz for the corner frequency of the DCO-R, the output wander is given by curve 2.
5.1.7
Framer/Synchronizer (T1/J1)
The following functions are performed:
Synchronization on pulse frame and multiframe
Error indication when synchronization is lost. In this case, AIS is sent to the system side automatically and
remote alarm to the remote end if enabled.
Initiating and controlling of resynchronization after reaching the asynchronous state. This is done automatically
by the QuadFALC
TM or user controlled over the asynchronous, SPI or SCI interface.
Detection of remote alarm (yellow alarm) indication from the incoming data stream.
Separation of service bits and data link bits. This information is stored in special status registers.
Detection of framed or unframed in-band loop-up/-down code
Generation of various maskable interrupt statuses of the receiver functions.
Generation of control signals to synchronize the CRC checker, and the receive elastic buffer.
If programmed and applicable to the selected multiframe format, CRC checking of the incoming data stream is
done by generating check bits for a CRC multiframe according to the CRC6 procedure (refer to ITU-T G.704).
These bits are compared with those check bits that are received during the next CRC multiframe. If there is at least
one mismatch, the CRC error counter (16 bit) is incremented.
5.1.8
Receive Elastic Buffer (T1/J1)
The received bit stream is stored in the receive elastic buffer. The size of the elastic buffer is configured
independently for the receive and transmit direction. Programming of the receive buffer size is done by
The functions are:
Clock adoption between system clock (SCLKR) and internally generated route clock (RCLK).
Compensation of input wander and jitter.
Frame alignment between system frame and receive route frame
Table 46
Receive Elastic Buffer Modes (T1/J1)
SIC1.RBS(1:0) System Interface
Clocking Rate
Channel
Translation
Mode
Frame Buffer Size
Maximum of
Wander [UI =
648 ns]
Average Delay
after Performing
a Slip
00
Modulo 2.048 MHz
0
Two frame buffer or 386
bits
142
1 frame or 193
bits
178
Modulo 1.544 MHz
--
140
01
Modulo 2.048 MHz
0
One frame buffer or
193bits
70
96 bits
150
Modulo 1.544 MHz
--
74
10
Modulo 2.048 MHz
0
Short buffer or 96 bits
28
48 bits
not
supported
--
Modulo 1.544 MHz
---
38
11
Bypass of the receive elastic buffer
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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