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參數(shù)資料
| 型號： | PEF22554HT |
| 廠商： | INFINEON TECHNOLOGIES AG |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | DATACOM, FRAMER, PQFP144 |
| 封裝： | GREEN, PLASTIC, LBGA-160 |
| 文件頁數(shù)： | 110/700頁 |
| 文件大小： | 25742K |
| 代理商： | PEF22554HT |
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QuadFALC
TM
PEF 22554 E
Functional Description T1/J1
Data Sheet
198
Rev. 1.2, 2006-01-26
Setting bit FMR4.TM switches the QuadFALC
TM in transmit transparent mode:
In transmit direction bit 8 of the FS/DL time slot from the system highway (XDI) is inserted in the F-bit position of
the outgoing frame. For complete transparency the internal signaling controller, idle code generation, AIS alarm
generation, single channel and payload loop-back has to be disabled and cleared channels have to be defined by
registers CCB(3:1).
5.5.10
Pulse-Density Detection (T1/J1)
The QuadFALC
TM examines the receive data stream on the pulse-density requirement which is defined by ANSI
T1. 403. More than 14 consecutive zeros or less than N ones in each and every time window of 8 x (N+1) data
bits where N = 23 are detected. Violations of these rules are indicated by setting the status bit FRS1.PDEN and
the interrupt status bit ISR0.PDEN. Generation of the interrupt status is programmed either with the detection or
with any change of state of the pulse-density alarm (GCR.SCI).
5.6
System Interface in T1/J1 Mode
The QuadFALC
TM offers a flexible feature for system designers where for transmit and receive direction different
system clocks and system pulses are necessary. The system interface of the QuadFALC
TM consists on
The four system interfaces of the four channels, see Figure 74. It also includes the multi function ports, see
The system interface multiplexer/demultiplexer, see Chapter 5.6.1 with Figure 75: It multiplexes the received
data RDO and RSIG of four or four channels into one or two common data streams and it demultiplexes the
data XDI and XSIG from one or two common data streams to four or four channels.
Configuring of the whole system interface consists on
Configuration of the timing of the system interfaces of the four channels, see Chapter 5.6.2 and Chapter 5.6.3
Configuration of the multi function ports of the four channels, see Chapter 3.8
Configuration of the multiplex mode of the system multiplexer/demultiplexer, see Chapter 5.6.1.
The interfaces of every of the channels to the receive system highway is realized by two data buses, one for the
data RDO and one for the signaling data RSIG. The interfaces of every of the channels to the transmit system
highway is realized by two data buses, one for the data XDI and one for the signaling data XSIG. The receive
highway is clocked on pin SCLKR, while the interface to the transmit system highway is independently clocked
either on pin SCLKX or on the clock of the receive highway. The frequency of these working clocks - so called as
“internal receive clock” and internal transmit clock” - and the data rate of 2.048/4.096/8.192/16.384/
1.544/3.088/6.192/12.352 Mbit/s for the receive and transmit system interface is programmable by
SIC1.SSC(1:0), and SIC1.SSD1, FMR1.SSD0. If the source of the internal receive clock is the DCO-R output or
the recovered receive clock, SCLKR must be configured as output by setting PC5.CSRP. If the source is SCLKR,
these pin must be configured as input. Selectable system clock and data rates and their valid combinations are
shown in Table 61.
x = valid, -- = invalid
Generally the receive/transmit data or marker on the system interface are clocked off/latched on the rising or falling
edge of the SCLKR/SCLKX clock:
Table 61
System Clocking and Data Rates (T1/J1)
System Highway Data Rate System Interface
Clock Rate
1.544/2.048 MHz
System Interface
Clock Rate
3.088/4.096 MHz
System Interface
Clock Rate
6.176/8.192 MHz
System Interface
Clock Rate
12.352/16.384 MHz
1.544/2.048 Mbit/s
x
3.088/4.096 Mbit/s
--
x
6.176/8.192 Mbit/s
--
x
12.352/16.384 Mbit/s
--
x
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PES12-42S-N0024 | |
| PESD3V3V4UK,132 | 25 W, UNIDIRECTIONAL, 4 ELEMENT, SILICON, TVS DIODE |
| PF38F3050L0YUQ3A | SPECIALTY MEMORY CIRCUIT, PBGA88 |
| PFC04108.2UHKT | 1 ELEMENT, 8.2 uH, GENERAL PURPOSE INDUCTOR |
| PFC04101.8UHKT | 1 ELEMENT, 1.8 uH, GENERAL PURPOSE INDUCTOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PEF22554HT V2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HTV2.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
| PEF22554H-TV2.1 | 制造商:Infineon Technologies AG 功能描述: |
| PEF22554HT-V2.1 | 制造商:Infineon Technologies AG 功能描述:PEF22554HT-V2.1 |
| PEF22554HTV3.1 | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC T/E RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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