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參數(shù)資料
| 型號(hào)： | PM7325 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | S/UNI-ATLAS-3200 Telecom Standard Product Data Sheet Preliminary |
| 中文描述： | S/UNI-ATLAS-3200電信標(biāo)準(zhǔn)產(chǎn)品數(shù)據(jù)的初步 |
| 文件頁(yè)數(shù)： | 273/432頁(yè) |
| 文件大?。?/td> | 2406K |
| 代理商： | PM7325 |
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S/UNI-ATLAS-3200 Telecom Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990553, Issue 4
273
PM Addr[7:0]
This field specifies which of the 256 possible PM Sessions to access. The PM Bank bit
determines whether Bank 1 or Bank 2 of a particular PM Address will be selected.
Wr_PM_Config
When this field is logic 1, then when a write operation is requested to the PM Internal RAM,
the PM Configuration and Status Field in Row 0 of the PM RAM will be written to. When
this field is logic 0, then a write operation will not alter the PM Configuration and Status
Field in Row 0.
Wr_PM_Row[7:0]
The PM Row mask is used to select which rows of the PM Internal RAM data will be written
during a write operation, or cleared during a read operation. If any of PM Row WM[7:0] are
‘0’ during a write operation, the corresponding row will not be altered by the write operation.
All rows for which PM Row WM[x] is 1 will be altered by write operations, except for the
PM Configuration and Status Register in row 0, which is separately controlled by
Wr_PM_Config.
ClrOnRd_Row[7:3]
When ClrOnRd_Row[x] is set to logic 1, then a read access will cause all counts in that row
to be cleared to 0, except for those counts (e.g. Fwd SECBC and Bwd SECBC) which are
naturally rolling counts. Rows 0, 1, and 2 contain no clearable counts, so they do not have
ClrOnRd bits. If ClrOnRd_Row[x] is set to logic 0, then a read will not change the values in
that row.
BUSY
The BUSY bit is high while a Microprocessor initiated access request to the PM RAM data is
pending the BUSY bit is deasserted only after all the access required has been completed.
This register should be polled until the BUSY bit goes low before another microprocessor
access request is initiated. A microprocessor access request will be completed within 220
SYSCLK cycles
RWB
The RWB bit selects the operation to be performed on the addressed PM Ram Data: when
RWB is set to a logic 1, a read from the internal SRAM is requested; when RWB is set to a
logic 0, a write to the internal SRAM is requested.
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PDF描述 |
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