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參數(shù)資料
| 型號(hào)： | PM7325 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | S/UNI-ATLAS-3200 Telecom Standard Product Data Sheet Preliminary |
| 中文描述： | S/UNI-ATLAS-3200電信標(biāo)準(zhǔn)產(chǎn)品數(shù)據(jù)的初步 |
| 文件頁(yè)數(shù)： | 408/432頁(yè) |
| 文件大?。?/td> | 2406K |
| 代理商： | PM7325 |
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S/UNI-ATLAS-3200 Telecom Standard Product Data Sheet
Preliminary
Proprietary and Confidential to PMC-Sierra, Inc., and for its Customers’ Internal Use
Document ID: PMC-1990553, Issue 4
408
Figure 37 TxLink POS-PHY ATM Cell Transfer Timing
1
2
3
4
5
6
7
8
9
10
11
12
13
P1
D0
D1
D13
D14
D15
D2
D8
D9
D0
3
0
P1
D10
3
P1
TLP_CLK
TLP_SX
TLP_SOP
TLP_EOP
TLP_ERR
TLP_ENB
TLP_DAT[31:0]
TLP_PAR1
TLP_MOD[1:0]
TLU_ADDR[5:0]
TLP_PTPA
Figure 37 is an example of the Link Layer device sending ATM cells across the POS interface.
The status of a given PHY port may be determined by setting the polling address TLU_ADDR
bus to the port address. The polled transmit packet available signal TLP_PTPA is updated with
the transmit FIFO status in a pipelined manner. The Link Layer device is not restricted in its
polling order. The selected transmit packet available TLP_STPA signal allows monitoring the
selected PHY status and halting data transfer once the FIFO is full. In this case, PHY P1 is being
polled continuously on TLU_ADDR. The PHY device indicates that there is no space for the
next burst by driving TLP_PTPA low in cycle 5. Note that the ATM Link Layer device will ignore
TLP_PTPA for the selected PHY until 3 clocks after selection. Later on in cycle 6 of the diagram
during the transfer of word D8, the PHY indicates that there actually is space in the transmit FIFO
for an additional cell. For back to back ATM cells on the POS interface, the PHY device must
indicate TLP_PTPA asserted no less then five clocks before the last word of the transfer. Cells
and packets may be interleaved, but they will belong to different FIFOs.
14.2
UTOPIA Level 3
The S/UNI-ATLAS-3200 features UTOPIA Level 3 compliant interfaces to the PHY side and the
system side. The S/UNI-ATLAS-3200 acts as a master to the PHY side (like any other UL3 ATM
layer device), and appears as a 48-PHY device to the system side. To accommodate system side
devices which may not support multi-PHY queues in the ingress direction, the Output Cell
Interface supports a “self-polled” mode in which it will ignore the presented UTOPIA address and
appear as a single PHY.
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