Table 6-31. SPI Master Mode External Timing (Clock Phase = 0)
參數(shù)資料
型號： SM320F28335GHHAEP
廠商： Texas Instruments
文件頁數(shù)： 29/167頁
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描述： IC DIGITAL SIGNAL CTLR 179-BGA
產(chǎn)品培訓模塊： ControlSUITE
Motor Signal Chain Overview
TPS75005 Single IC Power for C2000 MCU
標準包裝： 189
系列： TMS320F28x3x Delfino™, C2000™
核心處理器： C28x
芯體尺寸： 32-位
速度： 150MHz
連通性： CAN，EBI/EMI，I²C，McBSP，SCI，SPI，UART/USART
外圍設備： DMA，POR，PWM，WDT
輸入/輸出數(shù)： 88
程序存儲器容量： 512KB（256K x 16）
程序存儲器類型： 閃存
RAM 容量： 34K x 16
電壓 - 電源 (Vcc/Vdd)： 1.805 V ~ 1.995 V
數(shù)據(jù)轉換器： A/D 16x12b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 179-LFBGA
包裝： 托盤
產(chǎn)品目錄頁面： 718 (CN2011-ZH PDF)
其它名稱： 296-25243
SPRS581D – JUNE 2009 – REVISED MAY 2012
Table 6-31. SPI Master Mode External Timing (Clock Phase = 0)(1) (2) (3) (4) (5)
NO.
SPI WHEN (SPIBRR + 1) IS EVEN OR
SPI WHEN (SPIBRR + 1) IS ODD
UNIT
SPIBRR = 0 OR 2
AND SPIBRR > 3
MIN
MAX
MIN
MAX
1
tc(SPC)M
Cycle time, SPICLK
4tc(LCO)
128tc(LCO)
5tc(LCO)
127tc(LCO)
ns
2
tw(SPCH)M
Pulse duration, SPICLK high
0.5tc(SPC)M -10
0.5tc(SPC)M
0.5tc(SPC)M - 0.5tc(LCO) - 10
0.5tc(SPC)M - 0.5tc(LCO)
ns
(clock polarity = 0)
tw(SPCL)M
Pulse duration, SPICLK low
0.5tc(SPC)M - 10
0.5tc(SPC)M
0.5tc(SPC)M - 0.5tc(LCO) - 10
0.5tc(SPC)M - 0.5tc(LCO)
(clock polarity = 1)
3
tw(SPCL)M
Pulse duration, SPICLK low
0.5tc(SPC)M - 10
0.5tc(SPC)M
0.5tc(SPC)M + 0.5tc(LCO)-10
0.5tc(SPC)M + 0.5tc(LCO)
ns
(clock polarity = 0)
tw(SPCH)M
Pulse duration, SPICLK high
0.5tc(SPC)M - 10
0.5tc(SPC)M
0.5tc(SPC)M + 0.5tc(LCO)- 10
0.5tc(SPC)M + 0.5tc(LCO)
(clock polarity = 1)
4
td(SPCH-SIMO)M
Delay time, SPICLK high to SPISIMO
10
ns
valid (clock polarity = 0)
td(SPCL-SIMO)M
Delay time, SPICLK low to SPISIMO
10
valid (clock polarity = 1)
5
tv(SPCL-SIMO)M
Valid time, SPISIMO data valid after
0.5tc(SPC)M -10
0.5tc(SPC)M + 0.5tc(LCO) -10
SPICLK low (clock polarity = 0)
tv(SPCH-SIMO)M
Valid time, SPISIMO data valid after
0.5tc(SPC)M -10
0.5tc(SPC)M + 0.5tc(LCO) -10
SPICLK high (clock polarity = 1)
8
tsu(SOMI-SPCL)M
Setup time, SPISOMI before SPICLK
35
ns
low (clock polarity = 0)
tsu(SOMI-SPCH)M
Setup time, SPISOMI before SPICLK
35
ns
high (clock polarity = 1)
9
tv(SPCL-SOMI)M
Valid time, SPISOMI data valid after
0.25tc(SPC)M -10
0.5tc(SPC)M- 0.5tc(LCO)- 10
SPICLK low (clock polarity = 0)
tv(SPCH-SOMI)M
Valid time, SPISOMI data valid after
0.25tc(SPC)M - 10
0.5tc(SPC)M- 0.5tc(LCO)- 10
ns
SPICLK high (clock polarity = 1)
(1)
The MASTER / SLAVE bit (SPICTL.2) is set and the CLOCK PHASE bit (SPICTL.3) is cleared.
(2)
tc(SPC) = SPI clock cycle time = LSPCLK/4 or LSPCLK/(SPIBRR +1)
(3)
tc(LCO) = LSPCLK cycle time
(4)
Internal clock prescalers must be adjusted such that the SPI clock speed is limited to the following SPI clock rate:
Master mode transmit 25-MHz MAX, master mode receive 12.5-MHz MAX
Slave mode transmit 12.5-MHz MAX, slave mode receive 12.5-MHz MAX.
(5)
The active edge of the SPICLK signal referenced is controlled by the clock polarity bit (SPICCR.6).
124
Electrical Specifications
Copyright 2009–2012, Texas Instruments Incorporated
Product Folder Link(s): SM320F28335-EP
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PDF描述
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