參數(shù)資料
型號： XRT74L74
廠商： Exar Corporation
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 4通道，自動取款機(jī)統(tǒng)一/平價DS3/E3，界定控制器
文件頁數(shù)： 11/498頁
文件大?。?/td> 2941K
代理商： XRT74L74
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
PRELIMINARY
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 352
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 352
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 352
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 353
PMON F
RAMING
B
IT
/B
YTE
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
52) ....................................................... 353
PMON F
RAMING
B
IT
/B
YTE
E
RROR
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
53) ........................................................ 353
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 354
T
ABLE
77: T
HE
R
ELATIONSHIP
BETWEEN
THE
L
OGIC
S
TATE
OF
THE
R
X
OOF
AND
R
X
LOF
OUTPUT
PINS
,
AND
THE
F
RAMING
S
TATE
OF
THE
R
E
-
CEIVE
E3 F
RAMER
BLOCK
.................................................................................................................................................... 354
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 355
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 355
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 355
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 356
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 356
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 356
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 1 G.751 (A
DDRESS
= 0
X
10)................................................................ 357
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)...................................................................................... 357
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 357
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) .......................................................................... 358
F
IGURE
145. T
HE
L
OCAL
R
ECEIVE
E3 F
RAMER
BLOCK
,
RECEIVING
AN
E3 F
RAME
FROM
THE
R
EMOTE
T
ERMINAL
WITH
A
CORRECT
BIP-4 V
ALUE
.
358
F
IGURE
146. T
HE
L
OCAL
R
ECEIVE
E3 F
RAMER
BLOCK
,
TRANSMITTING
AN
E3 F
RAME
TO
THE
R
EMOTE
T
ERMINAL
WITH
THE
“A”
BIT
SET
TO
“0”
359
F
IGURE
147. T
HE
L
OCAL
R
ECEIVE
E3 F
RAMER
BLOCK
,
RECEIVING
AN
E3 F
RAME
FROM
THE
R
EMOTE
T
ERMINAL
WITH
AN
INCORRECT
BIP-4
VALUE
................................................................................................................................................................................. 360
F
IGURE
148. T
HE
L
OCAL
R
ECEIVE
E3 F
RAMER
BLOCK
,
TRANSMITTING
AN
E3 F
RAME
TO
THE
R
EMOTE
T
ERMINAL
WITH
THE
“A”
BIT
-
FIELD
SET
TO
“1”................................................................................................................................................................................. 360
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)...................................................................................... 361
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
54)......................................................................... 361
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
55).......................................................................... 361
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ................................................................................................ 361
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13)...................................................................................... 362
6.3.3 THE RECEIVE HDLC CONTROLLER BLOCK ........................................................................................................ 362
F
IGURE
149. LAPD M
ESSAGE
F
RAME
F
ORMAT
................................................................................................................................... 363
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18................................................................................................. 363
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 364
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 364
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 365
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 365
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 365
T
ABLE
78: T
HE
R
ELATIONSHIP
BETWEEN
THE
C
ONTENTS
OF
R
X
LAPDT
YPE
[1:0]
BIT
-
FIELDS
AND
THE
PMDL M
ESSAGE
T
YPE
/S
IZE
....... 366
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18................................................................................................. 366
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 366
F
IGURE
150. F
LOW
C
HART
DEPICTING
THE
F
UNCTIONALITY
OF
THE
LAPD R
ECEIVER
........................................................................... 367
6.3.4 THE RECEIVE OVERHEAD DATA OUTPUT INTERFACE ..................................................................................... 367
F
IGURE
151. T
HE
R
ECEIVE
O
VERHEAD
O
UTPUT
I
NTERFACE
BLOCK
..................................................................................................... 367
F
IGURE
152. H
OW
TO
INTERFACE
THE
T
ERMINAL
E
QUIPMENT
TO
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
FOR
M
ETHOD
1
368
T
ABLE
79: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
F
OR
M
ETHOD
1........................................................................................................................................................................................ 369
T
ABLE
80: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
”)
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
........................................................ 369
F
IGURE
153. T
HE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
O
UTPUT
I
NTERFACE
FOR
M
ETHOD
1.................................. 370
T
ABLE
81: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2)
371
F
IGURE
154. H
OW
TO
INTERFACE
THE
T
ERMINAL
E
QUIPMENT
TO
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
FOR
M
ETHOD
2
371
T
ABLE
82: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
(
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
......................................................................... 372
F
IGURE
155. I
LLUSTRATION
OF
THE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
(
FOR
M
ETHOD
2)....................................................................................................................................................................................... 373
6.3.5 THE RECEIVE PAYLOAD DATA OUTPUT INTERFACE........................................................................................ 373
REV. P1.1.1
IX
相關(guān)PDF資料
PDF描述
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時鐘合成器/抖動清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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