參數(shù)資料
型號(hào)： XRT74L74
廠商： Exar Corporation
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 4通道，自動(dòng)取款機(jī)統(tǒng)一/平價(jià)DS3/E3，界定控制器
文件頁(yè)數(shù)： 15/498頁(yè)
文件大小： 2941K
代理商： XRT74L74
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
PRELIMINARY
REV. P1.1.1
XIII
THE
MA
BYTE
-
FIELD
SET
TO
“1”........................................................................................................................................... 458
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)...................................................................................... 458
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
54)......................................................................... 458
PMON P
ARITY
E
RROR
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
55).......................................................................... 459
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)...................................................................................... 459
PMON FEBE E
VENT
C
OUNT
R
EGISTER
- MSB (A
DDRESS
= 0
X
56) ........................................................................... 459
PMON FEBE E
VENT
C
OUNT
R
EGISTER
- LSB (A
DDRESS
= 0
X
57) ............................................................................ 459
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15)...................................................................................... 460
7.3.3 THE RECEIVE HDLC CONTROLLER BLOCK ........................................................................................................ 460
F
IGURE
207. LAPD M
ESSAGE
F
RAME
F
ORMAT
................................................................................................................................... 461
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)................................................................................................ 462
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)................................................................................................ 462
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 462
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 463
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 463
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 464
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 464
T
ABLE
102: T
HE
R
ELATIONSHIP
BETWEEN
THE
C
ONTENTS
OF
R
X
LAPDT
YPE
[1:0]
BIT
-
FIELDS
AND
THE
PMDL M
ESSAGE
T
YPE
/S
IZE
..... 464
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18)................................................................................................ 465
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .................................................................................................. 465
F
IGURE
208. F
LOW
C
HART
DEPICTING
THE
F
UNCTIONALITY
OF
THE
LAPD R
ECEIVER
........................................................................... 466
F
IGURE
209. F
LOW
C
HART
DEPICTING
THE
F
UNCTIONALITY
OF
THE
LAPD R
ECEIVER
(C
ONTINUED
)...................................................... 467
7.3.4 THE RECEIVE OVERHEAD DATA OUTPUT INTERFACE ..................................................................................... 467
F
IGURE
210. T
HE
R
ECEIVE
O
VERHEAD
O
UTPUT
I
NTERFACE
BLOCK
..................................................................................................... 467
F
IGURE
211. H
OW
TO
INTERFACE
THE
T
ERMINAL
E
QUIPMENT
TO
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
FOR
M
ETHOD
1.
468
T
ABLE
103: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
...... 469
T
ABLE
104: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
........................................................ 469
F
IGURE
212. T
HE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
O
UTPUT
I
NTERFACE
FOR
M
ETHOD
1.................................. 471
T
ABLE
105: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2)
472
F
IGURE
213. H
OW
TO
INTERFACE
THE
T
ERMINAL
E
QUIPMENT
TO
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
FOR
M
ETHOD
2
473
T
ABLE
106: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
(
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
.................................................................... 473
F
IGURE
214. T
HE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
FOR
M
ETHOD
2.............. 476
7.3.5 THE RECEIVE PAYLOAD DATA OUTPUT INTERFACE........................................................................................ 476
F
IGURE
215. T
HE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
............................................................................................... 476
T
ABLE
107: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
........... 478
F
IGURE
216. T
HE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
BEING
INTERFACED
TO
THE
R
ECEIVE
T
ERMINAL
E
QUIPMENT
(S
ERIAL
M
ODE
O
PERATION
)............................................................................................................................................................. 479
F
IGURE
217. T
HE
BEHAVIOR
OF
THE
SIGNALS
BETWEEN
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
OF
THE
XRT74L74
AND
THE
T
ERMINAL
E
QUIPMENT
........................................................................................................................................................ 480
F
IGURE
218. T
HE
XRT74L74 DS3/E3 F
RAMER
IC
BEING
INTERFACED
TO
R
ECEIVE
S
ECTION
OF
THE
T
ERMINAL
E
QUIPMENT
(N
IBBLE
-M
ODE
O
PERATION
) ....................................................................................................................................................................... 481
F
IGURE
219. T
HE
SIGNALS
THAT
ARE
OUTPUT
VIA
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
BLOCK
FOR
M
ETHOD
2.............. 482
7.3.6 RECEIVE SECTION INTERRUPT PROCESSING.................................................................................................... 482
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04).......................................................................................... 483
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12)...................................................................................... 483
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 484
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)............................................................................. 484
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12)...................................................................................... 485
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 485
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)............................................................................. 485
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12)...................................................................................... 486
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)............................................................................. 486
R
X
E3 I
NTERRUPT
ENABLE R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ................................................................................... 487
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 487
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12)...................................................................................... 487
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14)...................................................................................... 488
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11)............................................................................. 488
相關(guān)PDF資料
PDF描述
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時(shí)鐘合成器/抖動(dòng)清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動(dòng)器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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