參數(shù)資料
型號： XRT74L74
廠商： Exar Corporation
英文描述： 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 4通道，自動取款機(jī)統(tǒng)一/平價DS3/E3，界定控制器
文件頁數(shù)： 112/498頁
文件大?。?/td> 2941K
代理商： XRT74L74
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XRT74L74
4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.1.1
PRELIMINARY
110
Note: regarding Figure 12
1. The Transmit UTOPIA Data Bus is configured to be
16 bits wide. Hence, the data, which the ATM Layer
processor places on the Transmit UTOPIA Data
bus, is expressed in terms of 16-bit words: (e.g.,
W0–W26.)
2. The Transmit UTOPIA Interface Block is configured
to handle 54 bytes/cell. Hence, Figure 12 illus-
trates the ATM Layer processor writing 27 words
(W0 through W26) for each ATM cell.
3. The ATM Layer processor is currently writing ATM
cell data to the Transmit UTOPIA Interface Block,
within UNI #1 (TxUAddr[4:0] = 00h) during this
“polling process”.
4. The TxFIFO, within UNI#2’s Transmit UTOPIA
Interface block (TxUAddr[4:0] = 02h) is incapable of
receiving any additional ATM cell data from the
ATM Layer processor. Hence, the TxUClav line will
be driven “l(fā)ow” whenever this particular Transmit
UTOPIA Interface block is “polled”.
5. The Transmit UTOPIA Address of 1Fh is not asso-
ciated with any UNI device, within this “Multi-PHY”
system. Hence, the TxUClav line is tri-stated when-
ever this address is “polled”.
Note: Although Figure 11 depicts connections between the
Receive UTOPIA Interface block pins and the ATM Layer
processor; the Receive UTOPIA Interface block operation, in
the Multi-PHY mode, will not be discussed in this section.
Please see Section 7.4.2.2.2.2 for a discussion on the
Receive UTOPIA Interface block during Multi-PHY opera-
tion.
3.1.2.4.2.2
Writing ATM Cell Data into a
Different UNI
After the ATM Layer processor has “polled” each of
the UNI devices within its system, it must now select
a UNI, and begin writing ATM cell data to that device.
The ATM Layer processor makes its selection and be-
gins the writing process by:
1.
Applying the UTOPIA Address of the “target” UNI
on the “UTOPIA Address Bus”.
2.
Negate the TxUEn signal. This step causes the
“addressed” UNI to recognize that it has been
selected to receive the next set of ATM cell data
from the ATM Layer processor.
3.
Assert the TxUEn signal.
4.
Assert the TxUSoC input pin.
5.
Begin applying the ATM Cell data in a byte-wide
(or word-wide) manner to the Transmit UTOPIA
Data Bus.
Figure 13 presents a flow-chart that depicts the “UNI
Device Selection and Write” process in Multi-PHY op-
eration.
F
IGURE
12. T
IMING
D
IAGRAM
ILLUSTRATING
THE
B
EHAVIOR
OF
VARIOUS
SIGNALS
FROM
THE
ATM L
AYER
PROCESSOR
AND
UNI,
DURING
P
OLLING
.
00h
1Fh
02h
1Fh
00h
02h
1Fh
02h
00h
1Fh
00h
02h
W27
W0
W1
W2
W3
W4
W5
W6
W7
W8
W9
W10
00h
02h
00h
02h
02h
00h
00h
1
2
3
4
5
6
7
8
9
10
11
12
TxUClk
TxUAddr[4:0]
TxUClav
TxUEn
TxUData [15:0]
TxUSoC
相關(guān)PDF資料
PDF描述
XRT74L74IB 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L02 TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
XRT75L02IV TWO CHANNEL E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER
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參數(shù)描述
XRT74L74IB 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DES 功能描述:時鐘合成器/抖動清除器 LIU+DESYNCH 3.3V LIU+DESYNCH 3.3V RoHS:否 制造商:Skyworks Solutions, Inc. 輸出端數(shù)量: 輸出電平: 最大輸出頻率: 輸入電平: 最大輸入頻率:6.1 GHz 電源電壓-最大:3.3 V 電源電壓-最小:2.7 V 封裝 / 箱體:TSSOP-28 封裝:Reel
XRT75L00DIV 功能描述:外圍驅(qū)動器與原件 - PCI 3.3V 1 CH E3/DS3/STS W/SONET DE-SYNCH RoHS:否 制造商:PLX Technology 工作電源電壓: 最大工作溫度: 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:FCBGA-1156 封裝:Tray
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