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參數(shù)資料
| 型號： | 21329 |
| 英文描述： | AMD-K6 Processor Power Supply Design Application Note AMD-K6 Processor Bios Design Application Note |
| 中文描述： | 的AMD - K6處理器電源設計應用指南的AMD - K6處理器的BIOS設計中的應用說明 |
| 文件頁數(shù)： | 47/52頁 |
| 文件大?。?/td> | 687K |
| 代理商： | 21329 |
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Model-Specific Registers (MSRs)
37
21329L/0—December 1999
AMD-K6
Processor BIOS Design
Figure 12. L2 Cache Organization
Figure 13 shows the L2 cache sector and line organization. If bit
5 of the address of a cache line equals 1, then this cache line is
stored in Line 1 of a sector. Similarly, if bit 5 of the address of a
cache line equals 0, then this cache line is stored in Line 0 of a
sector.
Figure 13. L2 Cache Sector and Line Organization
The L2AAR register is MSR C000_0089h. The operation that is
performed on the L2 cache is a function of the instruction
executed—RDMSR or WRMSR—and the contents of the EDX
register. The EDX register specifies the location of the access,
and whether the access is to the L2 cache data or tags (refer to
Figure 14). Bit 20 of EDX (T/D) determines whether the access
is to the L2 cache data or tag. Table 15 describes the operation
that is performed based on the instruction and the T/D bit.
1
Set 0
64 bytes
Way 2
Line1/MESI
Line0/MESI
Tag/LRU
64 bytes
Way 1
Line1/MESI
Line0/MESI
Tag/LRU
64 bytes
Way 0
Line1/MESI
Line0/MESI
Tag/LRU
64 bytes
Way 3
Line1/MESI
Line0/MESI
Tag/LRU
Set 1023
Upper Dword
Lower Dword
Octet 0
Line 1
Octet 1
Octet 2
Octet 3
Upper Dword
Lower Dword
Line 0
Sector
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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