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參數(shù)資料
| 型號： | 30046-23 |
| 廠商： | NATIONAL SEMICONDUCTOR CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Low Power Integrated x86-Compatible 32-Bit Geode GXLV Processor(低功耗集成兼容X86的32位 Geode GXLV技術(shù)處理器) |
| 中文描述： | 32-BIT, 200 MHz, MICROPROCESSOR, CPGA320 |
| 封裝： | SPGA-320 |
| 文件頁數(shù)： | 181/247頁 |
| 文件大?。?/td> | 4379K |
| 代理商： | 30046-23 |
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Revision 1.2
181
www.national.com
Power Management (
Continued
)
G
5.3
The GXLV processor contains the power management
registers for the serial packet transmission control, the
user-defined power management address space, Sus-
pend Refresh, and SMI status for Suspend/Resume.
These registers are memory mapped (GX_BASE+8500h-
8FFFh) in the address space of the GXLV processor and
are described in the following sections. Refer to Section
4.1.2
“
Control Registers
”
on page 99 for instructions on
accessing these registers.
POWER MANAGEMENT REGISTERS
Note, however, the PM_BASE and PM_MASK registers
are accessed with the CPU_READ and CPU_WRITE
instructions.
Refer
“
CPU_READ/CPU_WRITE Instructions
”
on page 102 for
more information regarding these instructions.
to
Section
4.1.6
Table 5-1 summarizes the above mentioned registers.
Tables 5-2 and 5-3 give these register
’
s bit formats.
Table 5-1. Power Management Register Summary
GX_BASE+
Memory Offset
Type
Name/Function
Default Value
Control and Status Registers
8500h-8503h
R/W
PM_STAT_SMI
PM SMI Status Register: Contains System Management Mode (SMM) status infor-
mation used by SoftVGA.
PM_CNTRL_TEN
PM Serial Packet Control Register: Sets the serial packet transmission frequency
and enables specific CPU events to be recorded in the serial packet.
PM_CNTRL_CSTP
PM Clock Stop Control Register: Enables the 3V Suspend Mode for the GXLV pro-
cessor.
PM_SER_PACK
PM Serial Packet Register: Transmits the contents of the serial packet.
xxxxxx00h
8504h-8507h
R/W
xxxxxx00h
8508h-850Bh
R/W
xxxxxx00h
850Ch-850Fh
R/W
xxxxxx00h
Programmable Address Region Registers
FFFFFF6Ch
R/W
PM_BASE
PM Base Register: Contains the base address for the programmable memory
range decode. This register, in combination with the PM_MASK register, is used to
generate a memory range decode which sets bit 1 in the serial transmission packet.
PM_MASK
PM Mask Register: The address mask for the PM_BASE register
00000000h
FFFFFF7Ch
R/W
00000000h
Table 5-2. Power Management Control and Status Registers
Bit
Name
Description
GX_BASE+8500h-8503h
PM_STAT_SMI Register (R/W)
Default Value = xxxxxx00h
31:8
7:3
2
RSVD
RSVD
SMI_MEM
Reserved:
These bits are not used. Do not write to these bits.
Reserved:
Set to 0.
SMI VGA Emulation Memory:
This bit is set high if a SMI was generated for VGA emulation in
response to a VGA memory access. An SMI can be generated on a memory access to one of three
regions in the A0000h to BFFFFh range as specified in the BC_XMAP_1 register. (See Table 4-9 on
page 104)
SMI VGA Emulation I/O:
This bit is set high if a SMI was generated for VGA emulation in response
to an I/O access. An SMI can be generated on a I/O access to one of three regions in the 3B0h to
3DFh range as specified in the BC_XMAP_1 register. (See Table 4-9 on page 104)
SMI Pin:
When set high, this bit indicates that the SMI# input pin has been asserted to the
GXLV processor.
Note:
These bits are
“
sticky
”
bits and can only be cleared with a write of
‘
1
’
to the respective bit.
1
SMI_IO
0
SMI_PIN
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