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參數(shù)資料
| 型號： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 178/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 7
on the macro are configuration settings, which are configured through the use of SmartGen. For
manual setting of these bits refer to the IGLOO, Fusion, and ProASIC3 Macro Library Guide for
details.
Figure 4-5 on page 4-8 illustrates the various clock output options and delay elements.
PLL Macro Signal Descriptions
The PLL macro supports two inputs and up to six outputs. Table 4-3 gives a description of each
signal.
Input Clock
As discussed above, the inputs to the input reference clock (CLKA) of the PLL can come from global
input pins, regular I/O pins, or internally from the core.
Global Output Clocks
GLA (Primary), GLB (Secondary 1), and GLC (Secondary 2) are the outputs of Global Multiplexer 1,
Global Multiplexer 2, and Global Multiplexer 3, respectively. These signals (GLx) can be used to
drive the high-speed global and quadrant networks of the low-power flash devices.
A global multiplexer block consists of the input routing for selecting the input signal for the GLx
clock and the output multiplexer, as well as delay elements associated with that clock.
Core Output Clocks
YB and YC are known as Core Outputs and can be used to drive internal logic without using global
network resources. This is especially helpful when global network resources must be conserved and
utilized for other timing-critical paths.
YB and YC are identical to GLB and GLC, respectively, with the possible exception of a higher
selectable final output delay. The SmartGen PLL Wizard will configure these outputs according to
user specifications and can enable these signals with or without the enabling of Global Output
Clocks.
The above signals can be enabled in the following output groupings in both internal and external
feedback configurations of the static PLL:
One output – GLA only
Two outputs – GLA + (GLB and/or YB)
Three outputs – GLA + (GLB and/or YB) + (GLC and/or YC)
Table 4-3
Input and Output Signals of the PLL Block
Signal
Name
I/O
Description
CLKA
Reference Clock
Input
Reference clock input for PLL core; Input clock for primary
output clock, GLA
EXTFB
External Feedback
Input
Allows an external signal to be compared to a reference clock in
the PLL core's phase detector
POWERDOWN Power Down
Input
Active low input that selects power-down mode and disables
the PLL. With the POWERDOWN signal asserted, the PLL core
sends 0 V signals on all of the outputs.
GLA
Primary Output
Output Primary output clock to respective global/quadrant clock
networks
GLB
Secondary 1 Output Output Secondary 1 output clock to respective global/quadrant clock
networks
YB
Core 1 Output
Output Core 1 output clock to local routing network
GLC
Secondary 2 Output Output Secondary 2 output clock to respective global/quadrant clock
networks
YC
Core 2 Output
Output Core 2 output clock to local routing network
LOCK
PLL Lock Indicator
Output Active-high signal indicating that steady-state lock has been
achieved between CLKA and the PLL feedback signal
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