參數(shù)資料
型號(hào)： A3P1000-1PQG208PQ208
元件分類(lèi)： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, GREEN, PLASTIC, QFP-208
文件頁(yè)數(shù)： 562/608頁(yè)
文件大?。?/td> 20486K
代理商： A3P1000-1PQG208PQ208
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Metastability Characterization Report for Actel Flash FPGAs
22- 2
v1.0
As mentioned earlier, the aperture represents the likelihood of the flip-flop entering a metastable
state. The aperture is defined as a time window within the clock period. Data transitioning inside
the aperture will cause the flip-flop output settling time to be greater than Tco + Tmet. The aperture
is calculated by recording the number of instances in which the settling time exceeds the specified
Tco + Tmet. The metastability aperture decreases exponentially as the allowed settling time (Tco +
Tmet) increases:
Aperture = To × e
–(Tco + Tmet)/
τ
EQ 22-3
If the data transition occurs within the aperture, the flip-flop will stay metastable beyond the
allocated settling time (Tco + Tmet); and therefore, the second flip-flop would register invalid data
(Figure 22-1). The probability of an asynchronous data transition is uniformly distributed over the
clock period. Therefore, the probability of a single data transition occurring in the metastable
aperture is calculated by EQ 22-4:
p = aperture / Tc
EQ 22-4
where Tc is the clock period.
In each clock cycle, the failure occurs if the data transition time is within the aperture. Therefore,
the number of failures in one clock cycle can be derived by EQ 22-5:
ne = n × p = n × (aperture / Tc)
EQ 22-5
where ne represents the number of errors per clock cycle, and n is the number of data transitions
per clock period (fd / fc).
The number of clock cycles in the operation time (N) is the total time divided by the clock period, or
N = Toperation / Tc
EQ 22-6
Combining EQ 22-5 and EQ 22-6 results in the total number of failures per operation time (Ne):
Ne = N × ne = (Toperation / Tc) × (fd / fc) × (aperture / Tc)
EQ 22-7
Since Tc = 1 / fc, EQ 22-7 can be simplified to
Ne = Toperation × fd × fc × aperture
EQ 22-8
MTBF is defined as the operation time divided by the number of failures, or
MTBF = 1/ (fd × fc × aperture) = 1/ (T0 × e
–(Tco + Tmet) /
τ × f
d × fc)
EQ 22-9
Figure 22-1 Example of Synchronization Circuit
CLK
DQ
CLK
DQ
fd
fc
Tco
Async Data
Sync Data
相關(guān)PDF資料
PDF描述
A3P1000-2FG144FG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG144IFG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG256FG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG256IFG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG484FG484 FPGA, 1000000 GATES, PBGA484
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A3P1000-1VQ144 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144ES 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144I 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144PP 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144T 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs
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