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參數(shù)資料
| 型號(hào)： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 367/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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Migrating Designs in ProASIC3 Devices from Higher-Density to Mid-Density Devices
v1.1
12- 3
Migration and Implementation Methodologies
Table 12-3 lists some possible migration combinations and the recommended implementation rules
for compatible design conversions from higher-density to lower-density devices. Refer to the
"Related Documents" section on page 12-40 for other relevant Actel documentation. The "Pin
Migration and Compatibility" section on page 12-5 contains tables that list the required rules for
different pin combinations. If “Rule x” is mentioned for a pin combination, that combination
requires the implementation methodology given in Table 12-3. Note that many combinations of
high-density/low-density pins do not require these rules; the pins have complete type compatibility.
These pins are marked in the pin tables with “None.”
Table 12-3 Migration Rules from Higher-Density to Mid-Density Devices
Migration
Rule
Issue
Implementation Methodology
Higher Density
Lower Density
1
I/O or global I/O
NC
Leave this pin floating OR program I/Os as unused (software
cannot program NC to usable I/O).
2
Single-ended I/O Global I/O
Instantiate the I/O buffer as a global single-ended I/O.
3
Global I/O
Single-ended I/O Use the physical design constraint (PDC) to promote the
single-ended I/O to a global pin. There is an additional delay
that affects the setup time on the board. Or, do not use this
pin as a global input on the higher-density device.
4VCC or VCCIB(x)
1,3 NC
Leave pin connected to board VCC or VCCIBx plane.
5VCCIB(x)
1
VCCIB(y)
2
Make sure the two bank voltage levels are the same. Tie the
pin to the board’s corresponding VCCIBx/VMVx plane.
6VMV(x)1
VMV(y)2
Make sure the two bank voltage levels are the same. Tie pin to
the board’s corresponding VCCIBx/VMVx plane.
7VMV(x)2
I/O or global I/O
Leave the pin tied to the board VCCIBx/VMVx plane.
Instantiate the I/Os as tristate buffers with OE = 0 and no
weak pull-ups/-downs.
8
GNDQ
Global I/O
Leave both pins tied to board GNDQ plane. Instantiate the I/O
as tristate buffer with OE = 0 and no weak pull-ups/-downs.
9
GNDQ
NC
GNDQ and NC need to be connected to GND.
Notes:
1. (x) = 1, 2, 3, or 4
2. (y) = 1, 2, 3, or 4
3. Refer to I/O Structures in IGLOO and ProASIC3 Devices for I/O naming conventions.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG256IFG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG484FG484 | FPGA, 1000000 GATES, PBGA484 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1VQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144T | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs |
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