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參數(shù)資料
| 型號： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 520/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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v1.1
18- 1
Boundary Scan in Low-Power Flash Devices
18 – Boundary Scan in Low-Power Flash Devices
Boundary Scan
Low-power flash devices are compatible with IEEE Standard 1149.1, which defines a hardware
architecture and the set of mechanisms for boundary scan testing. JTAG operations are used during
boundary scan testing.
The basic boundary scan logic circuit is composed of the TAP controller, test data registers, and
instruction register (Figure 18-2 on page 18-4).
Low-power flash devices support three types of test data registers: bypass, device identification,
and boundary scan. The bypass register is selected when no other register needs to be accessed in a
device. This speeds up test data transfer to other devices in a test data path. The 32-bit device
identification register is a shift register with four fields (LSB, ID number, part number, and version).
The boundary scan register observes and controls the state of each I/O pin. Each I/O cell has three
boundary scan register cells, each with serial-in, serial-out, parallel-in, and parallel-out pins.
TAP Controller State Machine
The TAP controller is a 4-bit state machine (16 states) that operates as shown in Figure 18-1.
The 1s and 0s represent the values that must be present on TMS at a rising edge of TCK for the
given state transition to occur. IR and DR indicate that the instruction register or the data register is
operating in that state.
The TAP controller receives two control inputs (TMS and TCK) and generates control and clock
signals for the rest of the test logic architecture. On power-up, the TAP controller enters the Test-
Logic-Reset state. To guarantee a reset of the controller from any of the possible states, TMS must
remain HIGH for five TCK cycles. The TRST pin can also be used to asynchronously place the TAP
controller in the Test-Logic-Reset state.
Figure 18-1 TAP Controller State Machine
1
TEST_LOGIC_RESET
RUN_TEST_IDLE
SELECT_DR
CAPTURE_DR
SHIFT_DR
EXIT1_DR
PAUSE_DR
EXIT2_DR
UPDATE_DR
SELECT_IR
CAPTURE_IR
SHIFT_IR
EXIT1_IR
PAUSE_IR
EXIT2_IR
UPDATE_IR
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1
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1
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相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| A3P1000-1VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144T | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs |
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