參數(shù)資料
型號(hào)： A3P1000-1PQG208PQ208
元件分類(lèi)： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, GREEN, PLASTIC, QFP-208
文件頁(yè)數(shù)： 181/608頁(yè)
文件大?。?/td> 20486K
代理商： A3P1000-1PQG208PQ208
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 9
Global Input Selections
Low-power flash devices provide the flexibility of choosing one of the three global input pad
locations available to connect to a CCC functional block or to a global / quadrant global network.
Figure 4-6 shows the detailed architecture of each global input structure. If the single-ended I/O
standard is chosen, there is flexibility to choose one of the global input pads (the first, second, and
fourth input). Once chosen, the other I/O locations are used as regular I/Os. If the differential I/O
standard is chosen, the first and second inputs are considered as paired, and the third input is
paired with a regular I/O.
The user then has the choice of selecting one of the two sets to be used as the clock input source to
the CCC functional block. There is also the option to allow an internal clock signal to feed the
global network or the CCC functional block. A multiplexer tree selects the appropriate global input
for routing to the desired location. Note that the global I/O pads do not need to feed the global
network; they can also be used as regular I/O pads.
Each global buffer, as well as the PLL reference clock, can be driven from one of the following:
3 dedicated single-ended I/Os using a hardwired connection
2 dedicated differential I/Os using a hardwired connection
The FPGA core
Notes:
1. Represents the global input pins. Globals have direct access to the clock conditioning block and are not
2. Instantiate the routed clock source input as follows:
a) Connect the output of a logic element to the clock input of a PLL, CLKDLY, or CLKINT macro.
b) Do not place a clock source I/O (INBUF or INBUF_LVPECL/LVDS/BLVDS/M-LVDS/DDR) in a relevant global
pin location.
Figure 4-6 Clock Input Sources Including CLKBUF, CLKBUF_LVDS/LVPECL, and CLKINT
+
Source for CCC
(CLKA or CLKB or CLKC)
Each shaded box represents an
INBUF or INBUF_LVDS/LVPECL
macro, as appropriate.
To Core
Routed Clock
(from FPGA core)
Sample Pin Names
GAA0/IO0NDB0V0
1
GAA1/IO00PDB0V0
1
GAA2/IO13PDB7V1
1
GAA[0:2]: GA represents global in the northwest corner
of the device. A[0:2]: designates specific A clock source.
2
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