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參數(shù)資料
| 型號： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 255/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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SRAM and FIFO Memories in Actel's Low-Power Flash Devices
6- 16
v1.1
Generated RAM and FIFO macros can be created as either structural VHDL or Verilog for easy
instantiation into the design. Users of Actel Libero IDE can create a symbol for the macro and
incorporate it into a design schematic.
Table 6-10 on page 6-17 shows the number of memory blocks required for each of the supported
depth and width memory configurations, and for each depth and width combination. For example,
a 256-bit deep by 32-bit wide two-port RAM would consist of two 256×18 RAM blocks. The first 18
bits would be stored in the first RAM block, and the remaining 14 bits would be implemented in
the other 256×18 RAM block. This second RAM block would have four bits of unused storage.
Similarly, a dual-port memory block that is 8,192 bits deep and 8 bits wide would be implemented
using 16 memory blocks. The dual-port memory would be configured in a 4,096×1 aspect ratio.
These blocks would then be cascaded two deep to achieve 8,192 bits of depth, and eight wide to
achieve the eight bits of width.
device. Note that 15 k and 30 k gate devices do not support RAM or FIFO.
Table 6-8
Memory Availability per IGLOO and ProASIC3 Devices
Device
RAM Blocks
Maximum Potential Width1 Maximum Potential Depth2
IGLOO/
IGLOO PLUS
ProASIC3/
ProASIC3L
Depth
Width
Depth
Width
AGL060 /
AGLP060
A3P060
4
256
72 (4×18)
16,384 (4,096×4)
1
AGL125
AGLP125
A3P125
8
256
144 (8×18)
32,768 (4,094×8)
1
AGL250
A3P250/L
8
256
144 (8×18)
32,768 (4,096×8)
1
A3P400
12
256
216 (12×18)
49,152 (4,096×12)
1
AGL600
A3P600/L
24
256
432 (24×18)
98,304 (4,096×24)
1
AGL1000
A3P1000/L
32
256
576 (32×18)
131,072 (4,096×32)
1
AGLE600
A3PE600
24
256
432 (24×18)
98,304 (4,096×24)
1
A3PE1500
60
256
1,080 (60×18)
245,760 (4,096×60)
1
AGLE3000
A3PE3000/L
112
256
2,016 (112×18)
458,752 (4,096×112)
1
Notes:
1. Maximum potential width uses the two-port configuration.
2. Maximum potential depth uses the dual-port configuration.
Table 6-9
Memory Availability per Fusion Device
Device
RAM Blocks
Maximum Potential Width1
Maximum Potential Depth2
Depth
Width
Depth
Width
AFS090
6
256
108 (6×18)
24,576 (4,094×6)
1
AFS250
8
256
144 (8×18)
32,768 (4,094×8)
1
AFS600
24
256
432 (24×18)
98,304 (4,096×24)
1
AFS1500
60
256
1,080 (60×18)
245,760 (4,096×60)
1
Notes:
1. Maximum potential width uses the two-port configuration.
2. Maximum potential depth uses the dual-port configuration.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG256IFG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG484FG484 | FPGA, 1000000 GATES, PBGA484 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1VQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144T | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs |
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