參數(shù)資料
型號： A3P1000-1PQG208PQ208
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, GREEN, PLASTIC, QFP-208
文件頁數(shù)： 196/608頁
文件大小： 20486K
代理商： A3P1000-1PQG208PQ208
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
v1.1
4 - 23
Table 4-8 to Table 4-14 on page 4-25 provide descriptions of the configuration data for the
configuration bits.
45
XDLYSEL
System Delay Select
When selected, inserts System Delay in the feedback
<44:40>
FBDLY[4:0]
Feedback Delay
Sets the feedback delay value for the feedback
<39:38>
FBSEL[1:0]
Primary Feedback Delay Select Controls
the
feedback
MUX:
no
delay,
include
programmable
delay
element,
or
use
external
feedback.
<37:35> OCMUX[2:0] Secondary 2 Output Select
Selects from the VCO’s four phase outputs for GLC/YC.
<34:32> OBMUX[2:0] Secondary 1 Output Select
Selects from the VCO’s four phase outputs for GLB/YB.
<31:29> OAMUX[2:0] GLA Output Select
Selects from the VCO’s four phase outputs for GLA.
<28:24>
OCDIV[4:0]
Secondary 2 Output Divider
Sets the divider value for the GLC/YC outputs. Also
known as divider w in Figure 4-16 on page 4-18. The
divider value will be OCDIV[4:0] + 1.
<23:19>
OBDIV[4:0]
Secondary 1 Output Divider
Sets the divider value for the GLB/YB outputs. Also
known as divider v in Figure 4-16 on page 4-18. The
divider value will be OBDIV[4:0] + 1.
<18:14>
OADIV[4:0]
Primary Output Divider
Sets the divider value for the GLA output. Also known
as divider u in Figure 4-16 on page 4-18. The divider
value will be OADIV[4:0] + 1.
<13:7>
FBDIV[6:0]
Feedback Divider
Sets the divider value for the PLL core feedback. Also
known as divider m in Figure 4-16 on page 4-18. The
divider value will be FBDIV[6:0] + 1.
<6:0>
FINDIV[6:0]
Input Divider
Input Clock Divider (/n). Sets the divider value for the
input delay on CLKA. The divider value will be
FINDIV[6:0] + 1.
Table 4-7
Configuration Bit Descriptions for the CCC Blocks (continued)
Config.
Bits
Signal
Name
Description
* This value depends on the input clock source, so Layout must complete before these bits can be set. After
completing Layout in Designer, generate the “CCC_Configuration“ report by choosing Tools > Report >
CCC_Configuration. The report contains the appropriate settings for these bits.
Table 4-8
Input Clock (fin) Divider, (/n) (used as frequency divider)
FINDIV<6:0> State
Divisor
New Frequency Factor
0
1
1.00000
1
2
0.50000
…
127
128
0.0078125
Table 4-9
Feedback Signal (fbin) Divider, (/m) (used as frequency multiplier)
FBDIV<6:0> State
Divisor
New Frequency Factor
01
1
12
2
…
127
128
相關PDF資料
PDF描述
A3P1000-2FG144FG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG144IFG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG256FG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG256IFG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG484FG484 FPGA, 1000000 GATES, PBGA484
相關代理商/技術參數(shù)
參數(shù)描述
A3P1000-1VQ144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144T 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs
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