參數(shù)資料
型號(hào)： A3P1000-1PQG208PQ208
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, GREEN, PLASTIC, QFP-208
文件頁(yè)數(shù)： 529/608頁(yè)
文件大?。?/td> 20486K
代理商： A3P1000-1PQG208PQ208
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UJTAG Applications in Actel’s Low-Power Flash Devices
v1.1
19- 3
UJTAG Macro
The UJTAG tiles can be instantiated in a design using the UJTAG macro from the IGLOO, Fusion, or
ProASIC3 macro library. Note that "UJTAG" is a reserved name and cannot be used for any other
user-defined blocks. A block symbol of the UJTAG tile macro is presented in Figure 19-2. In this
figure, the ports on the left side of the block are connected to the JTAG TAP Controller, and the
right-side ports are accessible by the FPGA core VersaTiles. The TDI, TMS, TDO, TCK, and TRST ports
of UJTAG are only provided for design simulation purposes and should be treated as external
signals in the design netlist. However, these ports must NOT be connected to any I/O buffer in the
netlist. Figure 19-3 on page 19-4 illustrates the correct connection of the UJTAG macro to the user
design netlist. Actel Designer software will automatically connect these ports to the TAP during
place-and-route. Table 19-2 gives the port descriptions for the rest of the UJTAG ports:
Table 19-2 UJTAG Port Descriptions
Port
Description
UIREG [7:0]
This 8-bit bus carries the contents of the JTAG Instruction Register of each device. Instruction
Register values 16 to 127 are not reserved and can be employed as user-defined instructions.
URSTB
URSTB is an active-low signal and will be asserted when the TAP Controller is in Test-Logic-Reset
mode. URSTB is asserted at power-up, and a power-on reset signal resets the TAP Controller.
URSTB will stay asserted until an external TAP access changes the TAP Controller state.
UTDI
This port is directly connected to the TAP's TDI signal.
UTDO
This port is the user TDO output. Inputs to the UTDO port are sent to the TAP TDO output MUX
when the IR address is in user range.
UDRSH
Active-high signal enabled in the ShiftDR TAP state
UDRCAP
Active-high signal enabled in the CaptureDR TAP state
UDRCK
This port is directly connected to the TAP's TCK signal.
UDRUPD
Active-high signal enabled in the UpdateDR TAP state
Figure 19-2 UJTAG Tile Block Symbol
TDI
TCK
TDO
TMS
TRST
UIREG0
UIREG1
UIREG2
UIREG3
UIREG4
UIREG5
UIREG6
UIREG7
UTDI
UTDO
UDRCK
UDRCAP
UDRSH
UDRUPD
URSTB
相關(guān)PDF資料
PDF描述
A3P1000-2FG144FG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG144IFG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG256FG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG256IFG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG484FG484 FPGA, 1000000 GATES, PBGA484
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參數(shù)描述
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A3P1000-1VQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144T 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs
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