參數(shù)資料
型號(hào)： A3P1000-1PQG208PQ208
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PQFP208
封裝： 0.50 MM PITCH, GREEN, PLASTIC, QFP-208
文件頁(yè)數(shù)： 351/608頁(yè)
文件大小： 20486K
代理商： A3P1000-1PQG208PQ208
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DDR for Actel’s Low-Power Flash Devices
9- 14
v1.1
module ddr_test(DIN, CLK, CLR, DOUT);
input
DIN, CLK, CLR;
output DOUT;
Inbuf_ddr Inbuf_ddr (.PAD(DIN), .CLR(clr), .CLK(clk), .QR(qr), .QF(qf));
Outbuf_ddr Outbuf_ddr (.DataR(qr),.DataF(qf), .CLR(clr), .CLK(clk),.PAD(DOUT));
INBUF INBUF_CLR (.PAD(CLR), .Y(clr));
INBUF INBUF_CLK (.PAD(CLK), .Y(clk));
endmodule
Simulation Consideration
Actel DDR simulation models use inertial delay modeling by default (versus transport delay
modeling). As such, pulses that are shorter than the actual gate delays should be avoided, as they
will not be seen by the simulator and may be an issue in post-routed simulations. The user must be
aware of the default delay modeling and must set the correct delay model in the simulator as
needed.
Conclusion
IGLOO, Fusion, and ProASIC3 devices support a wide range of DDR applications with different I/O
standards and include built-in DDR macros. The powerful capabilities provided by SmartGen and its
GUI can simplify the process of including DDR macros in designs and minimize design errors.
Additional considerations should be taken into account by the designer in design floorplanning
and placement of I/O flip-flops to minimize datapath skew and to help improve system timing
margins. Other system-related issues to consider include PLL and clock partitioning.
Part Number and Revision Date
This document contains content extracted from the Device Architecture section of the datasheet,
combined with content previously published as an application note describing features and
functions of the device. To improve usability for customers, the device architecture information has
now been combined with usage information, to reduce duplication and possible inconsistencies in
published information. No technical changes were made to the datasheet content unless explicitly
listed. Changes to the application note content were made only to be consistent with existing
datasheet information.
Part Number 51700094-010-1
Revised March 2008
List of Changes
The following table lists critical changes that were made in the current version of the chapter.
Previous Version
Changes in the Current Version (v1.1)
Page
v1.0
(January 2008)
new.
相關(guān)PDF資料
PDF描述
A3P1000-2FG144FG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG144IFG144 FPGA, 1000000 GATES, PBGA144
A3P1000-2FG256FG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG256IFG256 FPGA, 1000000 GATES, PBGA256
A3P1000-2FG484FG484 FPGA, 1000000 GATES, PBGA484
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
A3P1000-1VQ144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-1VQ144T 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs
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