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參數(shù)資料
| 型號： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 551/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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ProASIC3/E SSO and Pin Placement Guidelines
v1.0
21- 3
Shielding from SSOs
When exposure of sensitive signals (e.g., asynchronous reset) to SSOs is inevitable, these signals
need to be shielded from the SSOs to mitigate the unwanted effects. Shielding is basically
separating the sensitive signals from SSOs using neighboring pins. Figure 21-3 shows a basic block
diagram depicting a victim output in the presence of an SSO bus.
There are different shielding techniques that can be used to protect the victim I/O from the SSO
bus. Before describing these techniques, the concept of virtual ground and virtual VCCI should be
understood.
Virtual Ground
Virtual ground, also known as soft ground, is used to improve noise performance. As opposed to a
real ground, which is connected to planes within the package, a virtual ground is connected to the
planes through the impedance of an I/O buffer. A virtual ground is a ground pin implemented
using regular I/O ports. To implement a virtual ground, instantiate an output buffer (with highest
drive strength and slew rate) in the design. Tie the input of this output buffer to zero within the
design so the output buffer is constantly driving to the ground level.
Virtual VCCI
Virtual VCCI is similar to virtual ground. The only difference is that in the case of virtual VCCI, the
output buffer is permanently driving to logic HIGH.
In general, there are two shielding methods recommended by Actel: a) using GND pins or virtual
grounds and b) using any VCCII, GND, VCCI, unused I/O, used (but not sensitive) I/O, or any
combination of these pins.
Shielding Using GND or Virtual Ground Pins
When shielding sensitive I/Os from the SSO bus, GND or virtual ground pins can be used if required.
In this case, two or three GND or virtual ground pins should be placed on each side of the quiet I/O.
The shielding pins should be connected externally to the board-level ground. To prevent any
board-level coupling or crosstalk noise on the sensitive I/Os, the shielding pins should be routed on
Figure 21-2 Slow Rise/Fall Time Causing Glitches at the Output of an Input Buffer
Board-Level Input
Input to Core
Time
Board-Level Input
Input to Core Logic
Figure 21-3 Shielding Scheme
SSO Bus
Shielding
Quiet I/O
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-2FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-2FG256FG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG256IFG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-2FG484FG484 | FPGA, 1000000 GATES, PBGA484 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-1VQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-1VQ144T | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:Automotive ProASIC3 Flash Family FPGAs |
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