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參數(shù)資料
| 型號(hào)： | A3P1000-1PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁(yè)數(shù)： | 356/608頁(yè) |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-1PQG208PQ208 |
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Pin Descriptions
v1.1
10- 3
User Pins
I/O
User Input/Output
The I/O pin functions as an input, output, tristate, or bidirectional buffer. Input and output signal
levels are compatible with the I/O standard selected.
During programming, I/Os become tristated and weakly pulled up to VCCI. With VCCI, VMV, and VCC
supplies continuously powered up, when the device transitions from programming to operating
mode, the I/Os are instantly configured to the desired user configuration.
Unused I/Os are configured as follows:
Output buffer is disabled (with tristate value of high impedance)
Input buffer is disabled (with tristate value of high impedance)
Weak pull-up is programmed
GL
Globals
GL I/Os have access to certain clock conditioning circuitry (and the PLL) and/or have direct access to
the global network (spines). Additionally, the global I/Os can be used as regular I/Os, since they
have identical capabilities. Unused GL pins are configured as inputs with pull-up resistors.
See more detailed descriptions of global I/O connectivity in Clock Conditioning Circuits in IGLOO
and ProASIC3 Devices. All inputs labeled GC/GF are direct inputs into the quadrant clocks. For
example, if GAA0 is used for an input, GAA1 and GAA2 are no longer available for input to the
quadrant globals. All inputs labeled GC/GF are direct inputs into the chip-level globals, and the rest
are connected to the quadrant globals. The inputs to the global network are multiplexed, and only
one input can be used as a global input.
Refer to the I/O Structure section of the handbook for the device you are using for an explanation
of the naming of global pins.
FF
Flash*Freeze Mode Activation Pin
Flash*Freeze is available on IGLOO and ProASIC3L devices. It is not supported on ProASIC3/E
devices. The FF pin is a dedicated input pin used to enter and exit Flash*Freeze mode. The FF pin is
active-low, has the same characteristics as a single-ended I/O, and must meet the maximum rise and
fall times. When Flash*Freeze mode is not used in the design, the FF pin is available as a regular I/O.
For IGLOOe and ProASIC3EL only, the FF pin can be configured as a Schmitt trigger input.
When Flash*Freeze mode is used, the FF pin must not be left floating to avoid accidentally entering
Flash*Freeze mode. While in Flash*Freeze mode, the Flash*Freeze pin should be constantly
asserted.
The Flash*Freeze pin can be used with any single-ended I/O standard supported by the I/O bank in
which the pin is located, and input signal levels compatible with the I/O standard selected. The FF
pin should be treated as a sensitive asynchronous signal. When defining pin placement and board
layout, simultaneously switching outputs (SSOs) and their effects on sensitive asynchronous pins
must be considered.
Unused FF or I/O pins are tristated with weak pull-up. This default configuration applies to both
Flash*Freeze mode and normal operation mode. No user intervention is required.
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PDF描述 |
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