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參數(shù)資料
| 型號： | ADSP-21469KBCZ-3 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 31/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32/40BIT 400MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.05V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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ADSP-21469
Rev. 0
|
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|
June 2010
Table 33. Link Ports—Transmit
Parameter
Min
Max
Unit
Timing Requirements
tSLACH
LACK Setup Before LCLK Low
8.5
ns
tHLACH
LACK Hold After LCLK Low
0
ns
Switching Characteristics
tDLDCH
Data Delay After LCLK High
1
ns
tHLDCH
Data Hold After LCLK High
–1
ns
tLCLKTWL
LCLK Width Low
0.5 × tLCLK – 0.4
0.6 × tLCLK + 0.4
1
ns
tLCLKTWH
LCLK Width High
0.4 × tLCLK – 0.4
0.5 × tLCLK + 0.4
ns
tDLACLK
LCLK Low Delay After LACK High
tLCLK – 2
tLCLK + 8
ns
1 For 1:2.5 ratio. For other ratios this specification is 0.5 × t
LCLK – 1.
Figure 23. Link Ports—Transmit
LCLK
LDAT7–0
LACK (IN)
OUT
tDLDCH
tHLDCH
tSLACH
tHLACH
tDLACLK
tLCLKTWH
tLCLKTWL
LAST BYTE
TRANSMITTED
FIRST BYTE
TRANSMITTED
1
NOTES
The t
SLACH and tHLACH
specifications apply only to the LACK falling edge. If these specifications are met,
LCLK would extend and the dotted LCLK falling edge would not occur as shown. The position of the
dotted falling edge can be calculated using the t
LCLKTWH specification.
t
LCLKTWH Min should be used for t SLACH
and t
LCLKTWH Max for tHLACH.
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