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參數(shù)資料
| 型號(hào)： | ADSP-21469KBCZ-3 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 48/72頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32/40BIT 400MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.05V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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Rev. 0
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June 2010
ADSP-21469
SPI Interface—Master
The ADSP-21469 contains two SPI ports. Both primary and sec-
ondary are available through DPI only. The timing provided in
Table 50. SPI Interface Protocol—Master Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
tSSPIDM
Data Input Valid to SPICLK Edge (Data Input Setup Time)
8.2
ns
tHSPIDM
SPICLK Last Sampling Edge to Data Input Not Valid
2
ns
Switching Characteristics
tSPICLKM
Serial Clock Cycle
8 × tPCLK – 2
ns
tSPICHM
Serial Clock High Period
4 × tPCLK – 2
ns
tSPICLM
Serial Clock Low Period
4 × tPCLK – 2
ns
tDDSPIDM
SPICLK Edge to Data Out Valid (Data Out Delay Time)
2.5
ns
tHDSPIDM
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
4 × tPCLK – 2
ns
tSDSCIM
DPI Pin (SPI Device Select) Low to First SPICLK Edge
4 × tPCLK – 2
ns
tHDSM
Last SPICLK Edge to DPI Pin (SPI Device Select) High
4 × tPCLK – 2
ns
tSPITDM
Sequential Transfer Delay
4 × tPCLK – 1
ns
Figure 38. SPI Master Timing
tSPICHM
tSDSCIM
tSPICLM
tSPICLKM
tHDSM
tSPITDM
tDDSPIDM
tHSPIDM
tSSPIDM
DPI
(OUTPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
MOSI
(OUTPUT)
MISO
(INPUT)
CPHASE = 1
CPHASE = 0
tHDSPIDM
tHSPIDM
tSSPIDM
tDDSPIDM
tHDSPIDM
SPICLK
(CP = 0,
CP = 1)
(OUTPUT)
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