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參數(shù)資料
| 型號： | ADSP-21469KBCZ-3 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 40/72頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DSP 32/40BIT 400MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標準包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點 |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時鐘速率： | 400MHz |
| 非易失內存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.05V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應商設備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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ADSP-21469
Rev. 0
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June 2010
Sample Rate Converter—Serial Input Port
The ASRC input signals are routed from the DAI_P20–1 pins
using the SRU. Therefore, the timing specifications provided in
Table 41 are valid at the DAI_P20–1 pins.
Table 41. ASRC, Serial Input Port
Parameter
Min
Max
Unit
Timing Requirements
tSRCSFS
1
Frame Sync Setup Before Serial Clock Rising Edge
4
ns
tSRCHFS
1
Frame Sync Hold After Serial Clock Rising Edge
5.5
ns
tSRCSD
1
Data Setup Before Serial Clock Rising Edge
4
ns
tSRCHD
1
Data Hold After Serial Clock Rising Edge
5.5
ns
tSRCCLKW
Clock Width
(tPCLK × 4) ÷ 2 – 1
ns
tSRCCLK
Clock Period
tPCLK × 4
ns
1 The serial clock, data, and frame sync signals can come from any of the DAI pins. The serial clock and frame sync signals can also come via PCG or SPORTs. PCG’s input
can be either CLKIN or any of the DAI pins.
Figure 30. ASRC Serial Input Port Timing
DAI_P20–1
(SCLK)
SAMPLE EDGE
DAI_P20–1
(FS)
DAI_P20–1
(SDATA)
tSRCCLK
tSRCCLKW
tSRCSFS
tSRCHFS
tSRCHD
tSRCSD
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| ADSP21469KBCZENG | 制造商:Analog Devices 功能描述: |
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| ADSP-21469KBCZ-X | 制造商:Analog Devices 功能描述:FXD PT PROC - Trays |
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