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參數(shù)資料
| 型號(hào)： | ADSP-21469KBCZ-3 |
| 廠商： | Analog Devices Inc |
| 文件頁數(shù)： | 49/72頁 |
| 文件大小： | 0K |
| 描述： | IC DSP 32/40BIT 400MHZ 324BGA |
| 產(chǎn)品變化通告： | Pin Function Change 08/Mar/2012 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | SHARC® |
| 類型： | 浮點(diǎn) |
| 接口： | DAI，DPI，EBI/EMI，I²C，SCI，SPI，SSP，UART/USART |
| 時(shí)鐘速率： | 400MHz |
| 非易失內(nèi)存： | 外部 |
| 芯片上RAM： | 5Mb |
| 電壓 - 輸入/輸出： | 3.30V |
| 電壓 - 核心： | 1.05V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 324-BGA，CSPBGA |
| 供應(yīng)商設(shè)備封裝： | 324-CSPBGA |
| 包裝： | 托盤 |
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ADSP-21469
Rev. 0
|
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|
June 2010
SPI Interface—Slave
Table 51. SPI Interface Protocol—Slave Switching and Timing Specifications
Parameter
Min
Max
Unit
Timing Requirements
tSPICLKS
Serial Clock Cycle
4 × tPCLK – 2
ns
tSPICHS
Serial Clock High Period
2 × tPCLK – 2
ns
tSPICLS
Serial Clock Low Period
2 × tPCLK – 2
ns
tSDSCO
SPIDS Assertion to First SPICLK Edge, CPHASE = 0 or CPHASE = 1
2 × tPCLK
ns
tHDS
Last SPICLK Edge to SPIDS Not Asserted, CPHASE = 0
2 × tPCLK
ns
tSSPIDS
Data Input Valid to SPICLK Edge (Data Input Setup Time)
2
ns
tHSPIDS
SPICLK Last Sampling Edge to Data Input Not Valid
2
ns
tSDPPW
SPIDS Deassertion Pulse Width (CPHASE = 0)
2 × tPCLK
ns
Switching Characteristics
tDSOE
SPIDS Assertion to Data Out Active
0
6.8
ns
tDSOE
1
SPIDS Assertion to Data Out Active (SPI2)
0
8
ns
tDSDHI
SPIDS Deassertion to Data High Impedance
0
10.5
ns
tDSDHI
1
SPIDS Deassertion to Data High Impedance (SPI2)
0
10.5
ns
tDDSPIDS
SPICLK Edge to Data Out Valid (Data Out Delay Time)
9.5
ns
tHDSPIDS
SPICLK Edge to Data Out Not Valid (Data Out Hold Time)
2 × tPCLK
ns
tDSOV
SPIDS Assertion to Data Out Valid (CPHASE = 0)
5 × tPCLK
ns
1 The timing for these parameters applies when the SPI is routed through the signal routing unit. For more information, see the processor hardware reference, “Serial Peripheral
Interface Port” chapter.
Figure 39. SPI Slave Timing
tSPICHS
tSPICLS
tSPICLKS
tHDS
tSDPPW
tSDSCO
tDSOE
tDDSPIDS
tDSDHI
tHDSPIDS
tHSPIDS
tSSPIDS
tDSDHI
tDDSPIDS
tDSOV
tHSPIDS
tSSPIDS
tHDSPIDS
SPIDS
(INPUT)
MISO
(OUTPUT)
MOSI
(INPUT)
MISO
(OUTPUT)
MOSI
(INPUT)
CPHASE = 1
CPHASE = 0
SPICLK
(CP = 0,
CP = 1)
(INPUT)
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