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參數(shù)資料
| 型號(hào)： | E5550F-S8 |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類： | 通信及網(wǎng)絡(luò) |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PDSO8 |
| 文件頁(yè)數(shù)： | 269/1069頁(yè) |
| 文件大?。?/td> | 14303K |
| 代理商： | E5550F-S8 |
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SAM4CP [DATASHEET]
43051E–ATPL–08/14
15.4.2.2 NRST External Reset Control
The Reset State Manager asserts the signal exter_nreset to assert the NRST pin. When this occurs, the “nrst_out” signal
is driven low by the NRST Manager for a time programmed by the field ERSTL in the RSTC_MR. This assertion duration,
named External Reset Length, lasts 2
(ERSTL+1)
Slow Clock cycles. This gives the approximate duration of an assertion
between 60
μ
s and 2 seconds. Note that ERSTL at 0 defines a two-cycle duration for the NRST pulse.
This feature allows the Reset Controller to shape the NRST pin level, and thus to guarantee that the NRST line is driven
low for a time compliant with potential external devices connected on the system reset.
RSTC_MR is backed up, making it possible to use the ERSTL field to shape the system power-up reset for devices
requiring a longer startup time than that of the slow clock oscillator.
15.4.3 Reset States
The Reset State Manager handles the different reset sources and generates the internal reset signals. It reports the reset
status in field RSTTYP of the Status Register (RSTC_SR). The update of RSTC_SR.RSTTYP is performed when the
processor reset is released.
15.4.3.1 General Reset
A general reset occurs when a VDDBU power-on-reset is detected, a Brownout or a Voltage regulation loss is detected
by the Supply controller. The vddcore_nreset signal is asserted by the Supply Controller when a general reset occurs.
All the reset signals are released and field RSTC_SR.RSTTYP reports a General Reset. As the RSTC_MR is reset, the
NRST line rises 2 cycles after the vddcore_nreset, as ERSTL defaults at value 0x0.
Figure 15-3
shows how the General Reset affects the reset signals.
Figure 15-3.
General Reset State
SLCK
periph_nreset
proc_nreset
NRST
(nrst_out)
EXTERNAL RESET LENGTH
= 2 cycles
MCK
Processor Startup
= 2 cycles
vddbu_nreset
Any
Freq.
RSTTYP
XXX
0x0 = General Reset
XXX
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