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參數(shù)資料
| 型號： | KM48S8030B |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 2M x 8Bit x 4 Banks Synchronous DRAM(2M x 8位 x 4組同步動態(tài)RAM) |
| 中文描述： | 200萬× 8位× 4銀行同步DRAM（2米× 8位× 4組同步動態(tài)RAM）的 |
| 文件頁數(shù)： | 20/43頁 |
| 文件大?。?/td> | 625K |
| 代理商： | KM48S8030B |
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CMOS SDRAM
DEVICE OPERATIONS - III
ELECTRONICS
REV. 3 Feb. '98
*Note :
1. To prevent bus contention, DQM should be issued which makes at least one gap between data in and data out.
2. To inhibit invalid write, DQM should be issued.
3. This precharge command and burst write command should be of the same bank, otherwise it is not precharge
interrupt but only another bank precharge of four banks operation.
5. Write Interrupted by Precharge & DQM
D
0
D
1
D
2
CLK
CMD
DQM
DQ
Masked by DQM
WR
PRE
D
3
Note 3
Note 2
6. Precharge
D
0
D
1
D
2
CLK
CMD
DQ
WR
PRE
D
3
1) Normal Write (BL=4)
tRDL
Note 2
2) Normal Read (BL=4)
CLK
CMD
DQ(CL2)
DQ(CL3)
RD
PRE
Q
0
Q
1
Q
2
Q
3
Q
0
Q
1
Q
2
Q
3
1
2
*Note :
1. t
RDL
: Last data in to row precharge delay
2. Number of valid output data after row precharge : 1, 2 for CAS Latency = 2, 3 respectively.
3. The row active command of the precharge bank can be issued after t
The new read/write command of other activated bank can be issued from this point.
At burst read/write with auto precharge, CAS interrupt of the same/another bank is illegal.
RP
from this point.
7. Auto Precharge
D
0
D
1
D
2
CLK
CMD
DQ
RD
D
3
1) Normal Write (BL=4)
Note 3
Auto Precharge Starts
2) Normal Read (BL=4)
CLK
CMD
DQ(CL2)
DQ(CL3)
WR
D
0
D
1
D
2
D
3
D
0
D
1
D
2
D
3
Note 3
Auto Precharge Starts
相關(guān)PDF資料 |
PDF描述 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| KM48V2100B | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:2M x 8Bit CMOS Dynamic RAM with Fast Page Mode |
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