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參數(shù)資料
| 型號： | KM48S8030B |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 2M x 8Bit x 4 Banks Synchronous DRAM(2M x 8位 x 4組同步動(dòng)態(tài)RAM) |
| 中文描述： | 200萬× 8位× 4銀行同步DRAM（2米× 8位× 4組同步動(dòng)態(tài)RAM）的 |
| 文件頁數(shù)： | 31/43頁 |
| 文件大?。?/td> | 625K |
| 代理商： | KM48S8030B |
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TIMING DIAGRAM - III
CMOS SDRAM
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ELECTRONICS
REV. 2 Mar. '98
Page Read & Write Cycle at Same Bank @Burst Length=4
HIGH
Row Active
(A-Bank)
Read
(A-Bank)
Write
(A-Bank)
Precharge
(A-Bank)
: Don't care
*Note :
1. To write data before burst read ends, DQM should be asserted three cycle prior to write
command to avoid bus contention.
2. Row precharge will interrupt writing. Last data input, t
3. DQM should mask invalid input data on precharge command cycle when asserting precharge
before end of burst. Input data after Row precharge cycle will be masked internally.
RDL
before Row precharge, will be written.
Read
(A-Bank)
tRCD
*Note 2
tRDL
*Note 1
*Note 3
tCDL
Qa0
Qa1
Qb0
Qb1
Qb2
Qa0
Qa1
Qb0
Qb1
Dc0
Dc1
Dd0
Dd1
Dc0
Dc1
Dd0
Dd1
Write
(A-Bank)
BA
0
BA
1
A
10
/AP
CL=2
DQ
ADDR
CAS
RAS
CS
CKE
CLOCK
WE
DQM
Ra
Ca
Cb
Cc
Cd
Ra
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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