參數(shù)資料
型號(hào)： MT47H128M8HV-187ELIT:E
元件分類： DRAM
英文描述： 128M X 8 DDR DRAM, 0.35 ns, PBGA60
封裝： 8 X 11.50 MM, FBGA-60
文件頁(yè)數(shù)： 15/133頁(yè)
文件大?。?/td> 9170K
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Figure 64: Bank Write – with Auto Precharge
CK
CK#
CKE
A10
Bank select
tCK
tCH tCL
RA
tRCD
tRAS
tRP
WR4
T0
T1
T2
T3
T4
T5
T5n
T6
T7
T8
T6n
NOP1
Command
3
ACT
RA
Col n
WRITE2
NOP1
Bank x
NOP1
Bank x
NOP1
tDQSL tDQSH tWPST
DQ6
DM
WL ±tDQSS (NOM)
Don’t Care
Transitioning Data
tWPRE
DQS, DQS#
Address
T9
NOP1
WL = 2
DI
n
5
Notes: 1. NOP commands are shown for ease of illustration; other commands may be valid at
these times.
2. BL = 4 and AL = 0 in the case shown.
3. Enable auto precharge.
4. WR is programmed via MR9–MR11 and is calculated by dividing tWR (in ns) by tCK and
rounding up to the next integer value.
5. Subsequent rising DQS signals must align to the clock within tDQSS.
6. DI n = data-in from column n; subsequent elements are applied in the programmed order.
7. tDSH is applicable during tDQSS (MIN) and is referenced from CK T5 or T6.
8. tDSS is applicable during tDQSS (MAX) and is referenced from CK T6 or T7.
1Gb: x4, x8, x16 DDR2 SDRAM
WRITE
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
111
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PDF描述
MT47H128M8HQ-187ELAT:E 128M X 8 DDR DRAM, 0.35 ns, PBGA60
MT48LC2M32B1TG-7 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86
MT48LC32M4A2P-7ELIT:G 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54
MT55L256L18FT-12TR 256K X 18 ZBT SRAM, 9 ns, PQFP100
MT55L256L32FT-12 256K X 32 ZBT SRAM, 9 ns, PQFP100
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參數(shù)描述
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MT47H128M8HV-25EL 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM
MT47H128M8HV-25IT 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM
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