參數(shù)資料
型號(hào)： MT47H128M8HV-187ELIT:E
元件分類(lèi)： DRAM
英文描述： 128M X 8 DDR DRAM, 0.35 ns, PBGA60
封裝： 8 X 11.50 MM, FBGA-60
文件頁(yè)數(shù)： 28/133頁(yè)
文件大?。?/td> 9170K
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Figure 76: PRECHARGE Command-to-Power-Down Entry
CK
CK#
Command
Don’t Care
T0
T1
Valid
PRE
T2
NOP
T3
tCKE (MIN)
CKE
Power-down1
entry
1 x tCK
Address
A10
Valid
All banks
vs
Single bank
Note: 1. The earliest precharge power-down entry may occur is at T2, which is 1 × tCK after the
PRECHARGE command. Precharge power-down entry occurs prior to tRP (MIN) being sat-
isfied.
Figure 77: LOAD MODE Command-to-Power-Down Entry
CK
CK#
Command
Don’t Care
T0
T1
Valid
LM
T2
NOP
T3
T4
tCKE (MIN)
CKE
Power-down3
entry
tMRD
Address
Valid1
tRP2
NOP
Notes: 1. Valid address for LM command includes MR, EMR, EMR(2), and EMR(3) registers.
2. All banks must be in the precharged state and tRP met prior to issuing LM command.
3. The earliest precharge power-down entry is at T3, which is after tMRD is satisfied.
1Gb: x4, x8, x16 DDR2 SDRAM
Power-Down Mode
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
123
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PDF描述
MT47H128M8HQ-187ELAT:E 128M X 8 DDR DRAM, 0.35 ns, PBGA60
MT48LC2M32B1TG-7 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86
MT48LC32M4A2P-7ELIT:G 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54
MT55L256L18FT-12TR 256K X 18 ZBT SRAM, 9 ns, PQFP100
MT55L256L32FT-12 256K X 32 ZBT SRAM, 9 ns, PQFP100
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