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參數(shù)資料
| 型號： | MT47H128M8HV-187ELIT:E |
| 元件分類： | DRAM |
| 英文描述： | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| 封裝： | 8 X 11.50 MM, FBGA-60 |
| 文件頁數(shù)： | 40/133頁 |
| 文件大?。?/td> | 9170K |
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Figure 5: 64 Meg x 16 Functional Block Diagram
Bank 5
Bank 6
Bank 7
Bank 4
Bank 7
Bank 4
Bank 5
Bank 6
13
Row-
address
MUX
Control
logic
Column-
address
counter/
latch
Mode
registers
10
A0–A12,
BA0–BA2
13
Address
register
256
(x64)
16,384
Column
decoder
Bank 0
Memory array
(8,192 x 256 x 64)
Bank 0
row-
address
latch
and
decoder
8,192
Sense amplifier
Bank
control
logic
16
Bank 1
Bank 2
Bank 3
13
8
3
2
Refresh
counter
16
4
RCVRS
64
CK out
DATA
UDQS, UDQS#
LDQS, LDQS#
CK, CK#
COL0, COL1
CK in
DRVRS
DLL
MUX
DQS
generator
16
UDQS, UDQS#
LDQS, LDQS#
4
Read
latch
WRITE
FIFO
and
drivers
Data
16
64
2
Mask
2
8
16
2
Bank 1
Bank 2
Bank 3
Input
registers
UDM, LDM
DQ0–DQ15
Vdd Q
R1
R2
sw1 sw2
Vss Q
sw1 sw2
ODT control
RAS#
CAS#
CK
CS#
WE#
CK#
Command
decode
CKE
ODT
I/O gating
DM mask logic
16
sw3
R3
sw3
R1
R2
sw1 sw2
R3
sw3
R1
R2
sw1 sw2
R3
sw3
1Gb: x4, x8, x16 DDR2 SDRAM
Functional Block Diagrams
PDF: 09005aef821ae8bf
1GbDDR2.pdf – Rev. S 10/09 EN
14
Micron Technology, Inc. reserves the right to change products or specifications without notice.
2004 Micron Technology, Inc. All rights reserved.
相關PDF資料 |
PDF描述 |
|---|---|
| MT47H128M8HQ-187ELAT:E | 128M X 8 DDR DRAM, 0.35 ns, PBGA60 |
| MT48LC2M32B1TG-7 | 2M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| MT48LC32M4A2P-7ELIT:G | 32M X 4 SYNCHRONOUS DRAM, 5.4 ns, PDSO54 |
| MT55L256L18FT-12TR | 256K X 18 ZBT SRAM, 9 ns, PQFP100 |
| MT55L256L32FT-12 | 256K X 32 ZBT SRAM, 9 ns, PQFP100 |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MT47H128M8HV-25AT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25EAT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25EIT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25EL | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
| MT47H128M8HV-25IT | 制造商:MICRON 制造商全稱:Micron Technology 功能描述:DDR2 SDRAM |
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