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參數(shù)資料
| 型號： | PCI6515ZHK |
| 廠商： | Texas Instruments, Inc. |
| 英文描述： | SINGLE SOCKET CARDBUS CONTROLLER WITH DEDICATED SMART CARD SOCKET |
| 中文描述： | 單插槽CardBus控制器，專用智能卡插槽 |
| 文件頁數(shù)： | 133/148頁 |
| 文件大?。?/td> | 760K |
| 代理商： | PCI6515ZHK |
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79
7.14 Minimum Grant Register
The minimum grant register contains the minimum grant value for the Smart Card controller core.
Bit
7
6
5
4
3
2
1
0
Name
Minimum grant
Type
RU
RU
RU
RU
RU
RU
RU
RU
Default
0
0
0
0
0
1
1
1
Register:
Offset:
Type:
Default:
Minimum grant
3Eh
Read/Update
07h
Table 79. Minimum Grant Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
70
MIN_GNT
RU
Minimum grant. The contents of this field may be used by host BIOS to assign a latency timer register value
to the Smart Card controller. The default for this register indicates that the Smart Card controller may need
to sustain burst transfers for nearly 64
μ
s and thus request a large value be programmed in bits 158 of
the PCI6515 latency timer and class cache line size register at offset 0Ch in the PCI configuration space
(see Section 7.6).
7.15 Maximum Latency Register
The maximum latency register contains the maximum latency value for the Smart Card controller core.
Bit
7
6
5
4
3
2
1
0
Name
Maximum latency
Type
RU
RU
RU
RU
RU
RU
RU
RU
Default
0
0
0
0
0
1
0
0
Register:
Offset:
Type:
Default:
Maximum latency
3Eh
Read/Update
04h
Table 710. Maximum Latency Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
70
MAX_LAT
RU
Maximum latency. The contents of this field may be used by host BIOS to assign an arbitration priority level
to the Smart Card controller. The default for this register indicates that the Smart Card controller may need
to access the PCI bus as often as every 0.25
μ
s; thus, an extremely high priority level is requested. The
contents of this field may also be loaded through the serial EEPROM.
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