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參數(shù)資料
| 型號： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁數(shù)： | 185/489頁 |
| 文件大小： | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
160
the SBI. The AAL1gator-32 is intended to be used as a Link Layer Device on the
SBI.
With respect to the internal links, the
lower
group refers to links 0 through 15
and the
upper
group refers to links 16 through 31. Note that when using the SBI
bus the link numbering starts at ‘1’. Therefore when using SBI the
lower
group
refers to links 1 through 16 and the
upper
group refers to links 17 through 32.
11.6.2 Functional Description
The line interface block is responsible for passing the TDM data between the
A1SP blocks and converting it to the appropriate protocol used on the external
lines. The options available are:
Direct Low Speed Mode
This is mainly a pass through mode between the external 16 lines and the
lower 16 local links, which connect to the A1SP blocks. This mode is used to
connect to any PMC E1 or T1 Framer or compatible device. This mode is
also used to interface to devices, which support the MVIP-90 protocol. 16
lines are supported, including a clock, data, frame pulse, and signaling pin for
each direction. In addition any low speed (< 2.5 MHz) clear channel data
stream can be passed in this mode.
Note clocks rates up to 15 MHz are supported in this mode. However, the
aggregate bandwidth cannot exceed 20 Mbps. per A1SP block. Therefore, if
all 8 lines of the A1SP are used and are the same rate, 2.5 MHz is the
highest rate supported.
A common clock pin is also available, which can be shared across all receive
lines or all transmit lines and is selectable on a per line basis.
Some framers also share a clock and signaling pin, where the clock pin
becomes a signaling pin when signaling is required or remains as a clock pin
when individual clocks per line are required. When this pin carries signaling
information a common clock is used, which is shared across all lines. This
option can be configured on a per line basis.
2 Mbps MVIP mode is also supported where the line is handled in
accordance with the MVIP-90 specification. MVIP mode can be individually
selected per line for all 16 lines. Tri-stating of individual time slots is not
supported. There is a common 4 MHz clock and a common framing
reference signal.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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