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參數(shù)資料
| 型號： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁數(shù)： | 210/489頁 |
| 文件大小： | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
185
12
MEMORY MAPPED REGISTER DESCRIPTION
The Chip SW_RESET state is automatically entered after a hardware reset is
removed, or it can be asserted by setting the SW_RESET bit in the
DEV_ID_REG. (Note memory cannot be accessed while the chip SW_RESET
bit is set.) The A1SP SW_RESET state is automatically entered after a
hardware reset, or chip SW_RESET, or it can be asserted by setting the
An_SW_RESET bit in the An_CMD_REG for that A1SP.
The initial programming for the AAL1gator-32 is performed by loading the
external memory with specified information while the An_SW_RESET bit is set,
in the An_CMD_REG. (and the Chip SW_RESET is inactive) There is a
separate register for each A1SP. After the memory is initialized, the
CMD_REG_ATTN bit should be set so the configuration data can be read. Then
An_SW_RESET can be removed. The device then reads the data structures
from memory and enters the correct operating mode.
Word data structures have the first byte located at the low-byte end of the bus,
which is also the location of the even data bytes (little endian implementation).
The AAL1gator-32 supports 4 times the data as earlier versions of the
AAL1gator. To facilitate existing software and to permit the use of smaller rams if
not all lines are being used, the memory is arranged so that all data structures
associated with lines 0-7 are grouped in the bottom quadrant of RAM, the next 8
lines are grouped in the next quadrant and so on.
Most AAL1gator control structures and all data buffers are stored in the external
SSRAM. SSRAM accesses by the processor require the A[19] input to be equal
to ‘0’. R_STATE_1, and R_LINE_STATE registers in the receive queue table are
mapped to the memory address space but are actually located inside the chip to
improve performance. All memory locations are readable and writable. Although
once processing has begun, writing to some locations is restricted to prevent
corruption of structures or data buffers used by the AAL1gator. Any restricted
locations are designated below.
The remaining registers which are located inside the chip are accessed when
A[19] is high and A[18] is low. See the Normal Mode Register section for
descriptions of all the internal registers.
The address map is as follows:
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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