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參數(shù)資料
| 型號(hào)： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁(yè)數(shù)： | 201/489頁(yè) |
| 文件大小： | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
176
tributary and the corresponding SYNC_LINK bit must be set in the
SBI_SYNC_LINK register.
The link that is mapped to each tributary must also be configured so that the
value of FR_STRUCT in LIN_STR_MODE memory register for that link is the
same as the TRIB_TYP field for its corresponding tributary. SDF-FR mode is
used when making a structured connection and CAS signaling is not being
transported. SDF-MF mode is used when making a structured connection and
CAS signaling is being transported. If a mixture of CAS and non-CAS
connections are being made on the same line, then put the line in SDF-MF mode
and set R_CHAN_NO_SIG and T_CHAN_NO_SIG in the queue tables for the
connections not carrying CAS.
To control whether a particular tributary floats within its SPE or is locked, set the
SYNCH_TRIB bit in the INS_TRIB_CTL/EXT_TRIB_CTL register to the
appropriate value. This bit must be set if CAS is being transported.
Each link may either receive its timing from the SBI bus or control the tributary
clock associated with that link. The CLK_MSTR bit in the Extract and Insert
Tributary Control registers and the CLK_MODE bits in the Extract Tributary
Control registers determine if how clocking is done with respect to the SBI for
each tributary and consequently for the link associated with it.
In addition to whether or not the link is a clock master on the SBI, several
clocking options exist in this mode and are controlled by the value of the
CLK_SOURCE bits in the LIN_STR_MODE register for each line. The
CLK_SOURCE bits must be in a compatible setting with respect to the
CLK_MSTR setting.
In the receive direction, the CLK_SOURCE_RX bit has two possible options.
The function of this bit is a little different than in DLS mode. If this bit is set in
SBI mode then the line receives its clock from the RL_CLK[n] pin. If this bit is
not set then the line receives its clock from the SBI. This bit should only be set
when supporting DS3 tributaries.
In the transmit direction, eight possible options exist and are controlled by the
value of CLK_SOURCE_TX bits in the LIN_STR_MODE memory register for
each line. The function of this field is a little different than in DLS mode. The
eight options are:
000
Clock is an input on pin TL_CLK[n].
001
The receive clock is used. (loop timing mode).
010
Clock is internally synthesized in the CGC Block as a nominal E1 or
T1 clock based on SYS_CLK and the value of T1_MODE.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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