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參數(shù)資料
| 型號： | PM73122-BI |
| 廠商： | PMC-SIERRA INC |
| 元件分類： | 數(shù)字傳輸電路 |
| 英文描述： | 32 LINK CES/DBCES AAL1 SAR PROCESSOR |
| 中文描述： | ATM SEGMENTATION AND REASSEMBLY DEVICE, PBGA352 |
| 封裝： | 35 X 35 MM, 1.51 MM HEIGHT, SBGA-352 |
| 文件頁數(shù)： | 204/489頁 |
| 文件大小： | 4416K |
| 代理商： | PM73122-BI |
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RELEASED
PM73122 AAL1GATOR-32
DATASHEET
PMC-1981419
ISSUE 7
32 LINK CES/DBCES AAL1 SAR PROCESSOR
PROPRIETARY AND CONFIDENTIAL TO PMC-SIERRA, INC., AND FOR ITS CUSTOMERS’ INTERNAL USE
179
events, as indicated by the SBI block, are compensated within the
desynchronizer by generating three separate clocks to construct the faster or
slower rate as shown in Table 16.
A mixture of T1 clock cycles is generated using 12 REFCLK cycles (Fast T1
Cycles) and 13 REFCLK cycles (Slow T1 Cycles) to produce an overall rate of
1.544MHz over the 500us period. A mixture of E1 clock cycles is generated using
9 REFCLK cycles (Fast E1 cycles) and 10 REFCLK cycles (Slow E1 cycles) to
produce an overall rate of 2.048MHz over the 500us period. Table 16 shows the
number of fast and slow cycles required to generate all three T1 and E1 rates.
Table 16 Desynchronizer E1/T1 Clock Generation Algorithm
Clock Rate
Fast T1
Cycles
Slow T1
Cycles
Overall T1
Cycles
Fast E1
Cycles
Slow E1
Cycles
Overall E1
Cycles
Slow
303
468
771
510
513
1023
Nominal
316
456
772
520
504
1024
Fast
329
444
773
530
495
1025
SBI Pointer justification events, are compensated within the desynchronizer by
advancing or retarding the phase of the generated fast, slow and nominal clocks
during the 2KHz period. Because pointer justification have a limited frequency of
occurrence the phase adjustments are leaked out slowly. Twelve phase
adjustments will remove or add an entire T1 clock whereas nine phase
adjustments will remove or add an entire E1 clock. The number of phase
adjustments needed per pointer justification is on average 89.077 for T1 or
65.829 for E1. These pointer adjustments are spread out over a 1 second period.
Using the phase adjustments minimizes the jitter that is introduced.
11.6.3.1.9.2 Serial In to Parallel Out Converter (SIPO)
The Serial In to Parallel Out Converter (SIPO) accepts serial data from up to 16
T1/E1 sources or 1 DS3 source originating from the local links and converts
these streams to byte serial format. The bytes are passed to the INSBI for
insertion onto the SBI. SIPO can generate frame sync and multi-frame syncs as
well as receive them. It also can generate a serial clock derived from the SBI or
take in a serial clock synthesized by the A1SP block. When deriving a clock from
the SBI timing this block performs a desynchronizer function to provide a low
jitter serial clock. The desynchronizer circuit is the same as the one in the PISO
logic.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM73123 | 8 LINK CES/DBCES AAL1 SAR |
| PM73123-PI | 8 LINK CES/DBCES AAL1 SAR |
| PM73124 | 4 Link CES/DBCES AAL1 SAR |
| PM7323 | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
| PM7323-SI | ROUTING CONTROL, MONITORING, & POLICING 200 MBPS |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM73122-BIP | 制造商:PMC-Sierra 功能描述:AAL1GATOR32 EOL270906 |
| PM73122-BI-P | 制造商:PMC-Sierra 功能描述: |
| PM73123 | 制造商:PMC 制造商全稱:PMC 功能描述:8 Link CES/DBCES AAL1 SAR |
| PM73123PI | 制造商:PMC-Sierra 功能描述: |
| PM73123-PI | 制造商:PMC 制造商全稱:PMC 功能描述:8 LINK CES/DBCES AAL1 SAR |
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